JPS6239076A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS6239076A JPS6239076A JP17961385A JP17961385A JPS6239076A JP S6239076 A JPS6239076 A JP S6239076A JP 17961385 A JP17961385 A JP 17961385A JP 17961385 A JP17961385 A JP 17961385A JP S6239076 A JPS6239076 A JP S6239076A
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- Japan
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- gate
- layer
- insulating film
- source
- electrode
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素子特に微細かつ寄生抵抗の小さい高
性能電界効果トランジスタの製造方法に関する。
性能電界効果トランジスタの製造方法に関する。
（従来技術とその問題点）
ＧａＡｓショットキケート電界効果トランジスタ（ＭＥ
ＳＦＥＴ）はマイクロ波、ミリ波帯素子として確固たる
地位を築いており、さらに近年その高速性を利用して、
高速ＩＣ化の研究が盛んに行なわれ−でいる。このよう
なマイクロ波・ミリ波素子およびＩＣ用素子として高性
能化をはかるためにはソース抵抗の低減が必要で、ｎ＋
層をソース−ドレイン領域に有するＭＥＳＦＥＴの試作
が行なわれている。
ＳＦＥＴ）はマイクロ波、ミリ波帯素子として確固たる
地位を築いており、さらに近年その高速性を利用して、
高速ＩＣ化の研究が盛んに行なわれ−でいる。このよう
なマイクロ波・ミリ波素子およびＩＣ用素子として高性
能化をはかるためにはソース抵抗の低減が必要で、ｎ＋
層をソース−ドレイン領域に有するＭＥＳＦＥＴの試作
が行なわれている。
この一つの例は（例えば、第４５回秋季応用物理学術講
演予稿集１４ａ、Ｊ−７）第２図に示すようにまず高抵
抗基６板３上の１ｌｌＧａＡｓ能動層２上にＷ等の耐熱
性ゲート８を形成した（ｇ２図（ａ））後選択エピタキ
シャル法にてＷゲート外にセルファラインでｎ ＋−Ｇ
ａ Ａ ｓ層４を形成しく第２図（ｂ））、ソース電
極９．ドレイン電極７を形成する工程で成る。
演予稿集１４ａ、Ｊ−７）第２図に示すようにまず高抵
抗基６板３上の１ｌｌＧａＡｓ能動層２上にＷ等の耐熱
性ゲート８を形成した（ｇ２図（ａ））後選択エピタキ
シャル法にてＷゲート外にセルファラインでｎ ＋−Ｇ
ａ Ａ ｓ層４を形成しく第２図（ｂ））、ソース電
極９．ドレイン電極７を形成する工程で成る。
しかしながらかかる方法においてはゲート電極として選
択エピタキシャル成長時の温度に耐える耐熱性金属を使
う必要があるが、この金属は比較的抵抗が大きく、かつ
内部応力が大きいためケート抵抗の増大や信頼度の低下
などの恐れがある。またかかる耐熱性ケートは通常ドラ
イエツチングによって形成されるがザブミクロンのドラ
イエツチングは未だ難しく、素子の微細化は困難な状況
にある。さらにこの製造方法では、ケートとΩ十エピタ
キシャル層とが接触してしまうため耐圧が低くそのため
軽くエツチングしてゲートとｎ土層とを離すという非量
産的な方法がとられてきた。
択エピタキシャル成長時の温度に耐える耐熱性金属を使
う必要があるが、この金属は比較的抵抗が大きく、かつ
内部応力が大きいためケート抵抗の増大や信頼度の低下
などの恐れがある。またかかる耐熱性ケートは通常ドラ
イエツチングによって形成されるがザブミクロンのドラ
イエツチングは未だ難しく、素子の微細化は困難な状況
にある。さらにこの製造方法では、ケートとΩ十エピタ
キシャル層とが接触してしまうため耐圧が低くそのため
軽くエツチングしてゲートとｎ土層とを離すという非量
産的な方法がとられてきた。
（発明の目的）
本発明はｎ＋コンタクト層を選択エピタキシャル成長に
より形成する電界効果トランジスタの製造方法において
ＩＥ来技術における上述の問題を解決し、ゲート電極の
種類の選択幅を広げ微細な構造ヲモつ高性能ＦＥＴをセ
ルファラインで量産性よく形成する製造方法を提供する
ものである。
より形成する電界効果トランジスタの製造方法において
ＩＥ来技術における上述の問題を解決し、ゲート電極の
種類の選択幅を広げ微細な構造ヲモつ高性能ＦＥＴをセ
ルファラインで量産性よく形成する製造方法を提供する
ものである。
（発明の構成）
本発明によれば高抵抗基板上に半導体能動層を形成し、
該能動層上にソースおよびトレイン領域を開口したマス
クを形成し、横方向の成長速度の小さい成長手段で該開
口部のみに選択的に高不純物ドープ層を成長し、次に前
記マスクを除去して全面に絶縁膜を被着した後垂直方向
よりドライエツチングを行なって、該高不純物ドープ成
長層側面に前記絶縁膜を残置するとともにゲート開口部
を形成し、次に該開口部にケート電極を形成することを
特徴とする電界効果トランジスタの製造方法が得られる
。
該能動層上にソースおよびトレイン領域を開口したマス
クを形成し、横方向の成長速度の小さい成長手段で該開
口部のみに選択的に高不純物ドープ層を成長し、次に前
記マスクを除去して全面に絶縁膜を被着した後垂直方向
よりドライエツチングを行なって、該高不純物ドープ成
長層側面に前記絶縁膜を残置するとともにゲート開口部
を形成し、次に該開口部にケート電極を形成することを
特徴とする電界効果トランジスタの製造方法が得られる
。
（構成の詳細な説明）
以下第１図を参照しつつ本発明の構成および効果につい
て記述する。
て記述する。
まず第１図（ａ）に示すように高抵抗基板３上に能動層
２の形成された（１００）ウェハ上全面に絶縁膜を厚さ
ｄ形成し、ＰＥＴの流れる電流方向か＜０１１＞方向に
なるようにソースト１ツイン領域を開口する。
２の形成された（１００）ウェハ上全面に絶縁膜を厚さ
ｄ形成し、ＰＥＴの流れる電流方向か＜０１１＞方向に
なるようにソースト１ツイン領域を開口する。
次に（ｂ）に示すように選択成長によりｎ十層４を能動
層２の表面からの高さが２．５ｄ以下になるように気相
成長させる。かかる結晶方位と成長層厚の選定により第
１図（ｂ）に示すような垂直な側面を示す選択成長層が
得られる。その後ゲート部のマスクの絶縁膜ｌを除去し
、全面に絶縁膜５を形成する。
層２の表面からの高さが２．５ｄ以下になるように気相
成長させる。かかる結晶方位と成長層厚の選定により第
１図（ｂ）に示すような垂直な側面を示す選択成長層が
得られる。その後ゲート部のマスクの絶縁膜ｌを除去し
、全面に絶縁膜５を形成する。
次に（ｄ）に示すように垂直方向の異方性エツチングに
より例えば反応性イオンエツチング装置を用いて絶縁膜
をｎ土層側壁にのみ残して除去する。次に（ｅ）に示す
ようにゲート金属１６を付着する。そして（ｆ）に示す
ようにゲート部以外の金属を除去しゲート電極６を形成
する。このときゲート電極６はｎ十層４と側壁に残った
絶縁膜５で絶縁されている。
より例えば反応性イオンエツチング装置を用いて絶縁膜
をｎ土層側壁にのみ残して除去する。次に（ｅ）に示す
ようにゲート金属１６を付着する。そして（ｆ）に示す
ようにゲート部以外の金属を除去しゲート電極６を形成
する。このときゲート電極６はｎ十層４と側壁に残った
絶縁膜５で絶縁されている。
次にｆｒ）に示すようにソース電極９．ドレイン、電極
７を形成する。
７を形成する。
この方法により耐熱性ゲート金属を用いなくさもｎ土層
とゲート金属がセルファラインでさらに微細な寸法で作
ることができケート・ソース、ゲート・ドレイン間耐圧
のすぐれた電界効果トランジスタを量産性よく製造する
ことが可能となった。
とゲート金属がセルファラインでさらに微細な寸法で作
ることができケート・ソース、ゲート・ドレイン間耐圧
のすぐれた電界効果トランジスタを量産性よく製造する
ことが可能となった。
（実施例）
半絶縁性Ｇ ａ Ａ ｓ基板上にＭＢＥによりバッファ
層としてキャリア密度ｌＸｌ０”” 、厚さ０．５μ
ｍのＰ−ＧａＡｓ層を成長し、さらに高いキャリア密度
１Ｘ１０Ｉ８− で厚さ４６０Ａのｎ型Ｇ ａ Ａ ｓ
能動層を形成したウェハを用い選択成長用マスクとして
ＳｉＯ□絶縁膜を厚さ２０００Ａ形成し、Ｆ Ｅ Ｔの
電流方向＜０１１＞になるようにソース・ドレイン領域
のＳｉｎ、を０，９μｍの間隔で電子ビーム露光にてパ
ターニング後除去する。成長前の表面処理として露出し
たｎ−ＧａＡｓ表面を２０ＯＡエツチングした後ハイド
ライド気相成長法で基板温度６５０℃にてキャリア濃度
６Ｘ１０”ｆｆ１−’のｒｘ＋ＧａＡ、ｓを５００ＯＡ
成長させた。このときドレイン・ソース領域の方向、絶
縁マスクの厚さ、ｎ土層の厚さが前述した関係を満して
いるため成長したｎ土層のゲート部に面した側面は垂直
になる。次にマスクを除去し全面に５ｉｎ２を２００Ｏ
Ａ付着させＣＦ４の異方性ドライエッチによりｎ土層側
壁にのみ絶縁膜を残した、その後Ａ、ｔを全面に蒸着し
ゲート部以外のＡｔをエツチングでとり除き、ソース、
ドレイン領域の０＋層上にソース、ドレイン電極を形成
しＦＥＴを製作した。この方法によりＦＥＴのソース・
ゲート、ゲート・ドレイン間の耐圧を低下させずｎ土層
・ケ−ト間隔をセルファラインで短縮できるため、ソー
ス抵抗が低減された高い相互コンダクタンスを有するｌ
”ＥＴが量産性良く得られた。
層としてキャリア密度ｌＸｌ０”” 、厚さ０．５μ
ｍのＰ−ＧａＡｓ層を成長し、さらに高いキャリア密度
１Ｘ１０Ｉ８− で厚さ４６０Ａのｎ型Ｇ ａ Ａ ｓ
能動層を形成したウェハを用い選択成長用マスクとして
ＳｉＯ□絶縁膜を厚さ２０００Ａ形成し、Ｆ Ｅ Ｔの
電流方向＜０１１＞になるようにソース・ドレイン領域
のＳｉｎ、を０，９μｍの間隔で電子ビーム露光にてパ
ターニング後除去する。成長前の表面処理として露出し
たｎ−ＧａＡｓ表面を２０ＯＡエツチングした後ハイド
ライド気相成長法で基板温度６５０℃にてキャリア濃度
６Ｘ１０”ｆｆ１−’のｒｘ＋ＧａＡ、ｓを５００ＯＡ
成長させた。このときドレイン・ソース領域の方向、絶
縁マスクの厚さ、ｎ土層の厚さが前述した関係を満して
いるため成長したｎ土層のゲート部に面した側面は垂直
になる。次にマスクを除去し全面に５ｉｎ２を２００Ｏ
Ａ付着させＣＦ４の異方性ドライエッチによりｎ土層側
壁にのみ絶縁膜を残した、その後Ａ、ｔを全面に蒸着し
ゲート部以外のＡｔをエツチングでとり除き、ソース、
ドレイン領域の０＋層上にソース、ドレイン電極を形成
しＦＥＴを製作した。この方法によりＦＥＴのソース・
ゲート、ゲート・ドレイン間の耐圧を低下させずｎ土層
・ケ−ト間隔をセルファラインで短縮できるため、ソー
ス抵抗が低減された高い相互コンダクタンスを有するｌ
”ＥＴが量産性良く得られた。
（発明の効果）
以上本発明によれば、選択エピタキシャル成長ｎ土層を
有するｉｒ”ＥＴ製作方法１こおいて、垂直に成長した
ｎ土層を利用し側壁にのみ絶縁膜を形成することにより
選択成長されたソース、ドレインの口土層に対してセル
ファラインでゲート電極が形成でき高性能なＦＥＴが量
産性良く製造できる。
有するｉｒ”ＥＴ製作方法１こおいて、垂直に成長した
ｎ土層を利用し側壁にのみ絶縁膜を形成することにより
選択成長されたソース、ドレインの口土層に対してセル
ファラインでゲート電極が形成でき高性能なＦＥＴが量
産性良く製造できる。
第１図は本発明による選択成長ｎ＋コンタクトセルファ
ラインＦＥＴの製造工程を素子断面で示したものである
。 第２図は便来の選択成長ｎ＋コンタクトＦＥＴの製造工
程を素子断面図で示したものである。ここで１：マスク
２゛能動 ３、高抵抗基板 ・１゛ｎ十層 ５゛絶Ｒ膜 ６：ゲート電極７：ドレイン電
極 ８；耐熱性ケート９：ソース電極 １６
：ケート金属）”パ理！内原 （“膳 平 １ 図 ８、面１μ９生ゲート （ｂ）
ラインＦＥＴの製造工程を素子断面で示したものである
。 第２図は便来の選択成長ｎ＋コンタクトＦＥＴの製造工
程を素子断面図で示したものである。ここで１：マスク
２゛能動 ３、高抵抗基板 ・１゛ｎ十層 ５゛絶Ｒ膜 ６：ゲート電極７：ドレイン電
極 ８；耐熱性ケート９：ソース電極 １６
：ケート金属）”パ理！内原 （“膳 平 １ 図 ８、面１μ９生ゲート （ｂ）
Claims (1)
- 高抵抗基板上に半導体能動層を形成し、該能動層上にソ
ースおよびドレイン領域を開口するマスクを形成し、横
方向の成長速度の小さい成長手段で該開口部のみに選択
的に高不純物ドープ層を成長し、次に前記マスクを除去
して、全面に絶縁膜を被着した後垂直方向よりドライエ
ッチングを行って、該高不純物ドープ成長層側面に前記
絶縁膜を残置するとともにゲート開口部を形成し、次に
該開口部にゲート電極を形成することを特徴とする電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179613A JPH0758715B2 (ja) | 1985-08-14 | 1985-08-14 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179613A JPH0758715B2 (ja) | 1985-08-14 | 1985-08-14 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6239076A true JPS6239076A (ja) | 1987-02-20 |
| JPH0758715B2 JPH0758715B2 (ja) | 1995-06-21 |
Family
ID=16068809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179613A Expired - Lifetime JPH0758715B2 (ja) | 1985-08-14 | 1985-08-14 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758715B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200771A (ja) * | 1986-02-28 | 1987-09-04 | Hitachi Ltd | 半導体装置とその製造方法 |
| KR100511905B1 (ko) * | 1999-12-02 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 디바이스 및 그 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495582A (ja) * | 1972-05-03 | 1974-01-18 | ||
| JPS539479A (en) * | 1976-07-14 | 1978-01-27 | Fujitsu Ltd | Production of field effect transistors |
| JPS59165461A (ja) * | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | ショットキ接合形化合物半導体電界効果トランジスタの製造方法 |
| JPS59188978A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS59225573A (ja) * | 1983-06-07 | 1984-12-18 | Toshiba Corp | シヨツトキゲ−ト型電界効果トランジスタおよびその製造方法 |
-
1985
- 1985-08-14 JP JP60179613A patent/JPH0758715B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495582A (ja) * | 1972-05-03 | 1974-01-18 | ||
| JPS539479A (en) * | 1976-07-14 | 1978-01-27 | Fujitsu Ltd | Production of field effect transistors |
| JPS59165461A (ja) * | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | ショットキ接合形化合物半導体電界効果トランジスタの製造方法 |
| JPS59188978A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS59225573A (ja) * | 1983-06-07 | 1984-12-18 | Toshiba Corp | シヨツトキゲ−ト型電界効果トランジスタおよびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200771A (ja) * | 1986-02-28 | 1987-09-04 | Hitachi Ltd | 半導体装置とその製造方法 |
| KR100511905B1 (ko) * | 1999-12-02 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 디바이스 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758715B2 (ja) | 1995-06-21 |
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