JPS6088477A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6088477A JPS6088477A JP19705083A JP19705083A JPS6088477A JP S6088477 A JPS6088477 A JP S6088477A JP 19705083 A JP19705083 A JP 19705083A JP 19705083 A JP19705083 A JP 19705083A JP S6088477 A JPS6088477 A JP S6088477A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は半導体装置の製造方法、特にシツットキーゲー
ドｉ、界効果トランジスタの製造方法に関するものであ
る。
ドｉ、界効果トランジスタの製造方法に関するものであ
る。
（従来技術とその欠点）
近年％高速動作ＩＣとして、ＧａＡｓ基板を使った集積
回路（以下、ＩＣという）が研究されている。より高速
高集４にな（ＪａＡｓ ＪＣを実現する為にはＩＣの基
本素子であるＧａＡｓＱ用いたショットキーゲート電界
効果トランジスタ（以下、 （ＪａＡｓｌＶｌｋＪ８Ｆ
ＥＴという）を簡単なプロセスで高性能を有する構造に
する必要がある。このような必要からイオン注入技術、
自己整合技術を適用した（ｊａＡｓＭＥＳＦＩ！：Ｔの
構造の開発が活ばつに行われている。
回路（以下、ＩＣという）が研究されている。より高速
高集４にな（ＪａＡｓ ＪＣを実現する為にはＩＣの基
本素子であるＧａＡｓＱ用いたショットキーゲート電界
効果トランジスタ（以下、 （ＪａＡｓｌＶｌｋＪ８Ｆ
ＥＴという）を簡単なプロセスで高性能を有する構造に
する必要がある。このような必要からイオン注入技術、
自己整合技術を適用した（ｊａＡｓＭＥＳＦＩ！：Ｔの
構造の開発が活ばつに行われている。
耐熱性金属ゲート自己整合型（ＪａＡｓ ＭＥＳＦＥＴ
の製法としては第１図（ａ）〜（ｄ）にボ丁製法（以下
従来法と記す）のものが広く使用されている。即ち。
の製法としては第１図（ａ）〜（ｄ）にボ丁製法（以下
従来法と記す）のものが広く使用されている。即ち。
半絶縁性ＧａＡｓ基板１に選択イオン注入により。
１’ Ｅ Ｔ能動層２を形成し１次にＴａ、 Ｔ、Ｓｉ
、 Ｗ。
、 Ｗ。
ＴｉＷ、ＷＢ２ 等の耐熱性でかつ（ＪａＡｓに対しシ
ヨ、トキー接触する金属によるゲートメタル層３全形成
する。次にゲートメタル層３をイオン注入の保禮膜とし
て自己整合的に高ｍｙの注入層４．５全ゲートメタル層
３に近接して形成する。その後上記イオン注入層２，４
．５全ｆｂ性イヒする為に７００〜９００°Ｃでアニー
ル食材なう０次にソース電極６及びドレイン電極７會設
ける。
ヨ、トキー接触する金属によるゲートメタル層３全形成
する。次にゲートメタル層３をイオン注入の保禮膜とし
て自己整合的に高ｍｙの注入層４．５全ゲートメタル層
３に近接して形成する。その後上記イオン注入層２，４
．５全ｆｂ性イヒする為に７００〜９００°Ｃでアニー
ル食材なう０次にソース電極６及びドレイン電極７會設
ける。
以上述べた従来法によるＭＥＳＦＥＴ ＃ｉゲートメタ
ル層３に近接してソース側に高濃度層４全Ｎ之ｔｔでい
る為、ソース抵抗（Ｒｓ）’に小さくする事７５フ出米
、Ｊ、９大きい相互コンダクタンス（ｇｍ）妙Ｅ得られ
る利点を有する。しかしながらソース側のみならずドレ
イン側にもゲートメタルＮ３に近接して高濃度層５があ
る高次の様な欠点を・汀する。
ル層３に近接してソース側に高濃度層４全Ｎ之ｔｔでい
る為、ソース抵抗（Ｒｓ）’に小さくする事７５フ出米
、Ｊ、９大きい相互コンダクタンス（ｇｍ）妙Ｅ得られ
る利点を有する。しかしながらソース側のみならずドレ
イン側にもゲートメタルＮ３に近接して高濃度層５があ
る高次の様な欠点を・汀する。
１、高磯反層５の横方向拡酸り為ゲート長（Ｌｇ）を短
くしてし葦ういわゆる短チャンイ・ル長効果が顕著に表
われる為に、ゲート長（Ｌｇ）ｅ短くするのには限界が
ある。
くしてし葦ういわゆる短チャンイ・ル長効果が顕著に表
われる為に、ゲート長（Ｌｇ）ｅ短くするのには限界が
ある。
２、 ゲート、ドレイン間耐圧（ＢＶＧＤ） 力玉大き
くとれない。
くとれない。
３、 ゲート、ドレイン問答型（Ｃｇｄ）が太きくなる
・ 上記の欠点は高速動作（ＪａＡｓ ＩＣｆ実現していく
上で大きな障害となる。
・ 上記の欠点は高速動作（ＪａＡｓ ＩＣｆ実現していく
上で大きな障害となる。
（発明の目的）
本発明は高速動作可能な電界効果トランジスタの製足方
法會得ることにある。
法會得ることにある。
（発明の構）戊）
不発明によれは、チャンネル領域のドレイン側に絶縁膜
奮被榎し、この絶縁膜および路用するチャンネル領域上
にゲート余端を被着し、しかる後ゲー）ｉＦｌマスクと
してチャンネル領域の両側にソースおよびドレイン領域
ケイオン注入法号により形成する十尋体装置Ｖ製造方法
を得る。
奮被榎し、この絶縁膜および路用するチャンネル領域上
にゲート余端を被着し、しかる後ゲー）ｉＦｌマスクと
してチャンネル領域の両側にソースおよびドレイン領域
ケイオン注入法号により形成する十尋体装置Ｖ製造方法
を得る。
（発明の実施例の説明）
以下に、図面を参照しながら不発明をより詳細に１況明
する。第２図（ａ）〜（ｅ）は不発明の一災施例による
製造方法金工＆１ｌｉｕにボした断面図で、まず同図（
ａ）に示す様に半絶縁性Ｃ１ａＡｓ基板１１に選択イオ
ン注入法によりＦ、ＥＴ能動府１２を形成する。
する。第２図（ａ）〜（ｅ）は不発明の一災施例による
製造方法金工＆１ｌｉｕにボした断面図で、まず同図（
ａ）に示す様に半絶縁性Ｃ１ａＡｓ基板１１に選択イオ
ン注入法によりＦ、ＥＴ能動府１２を形成する。
次に同図１ｂ）に示すように５ｉｎ２． ＳｉＮ膜等の
耐熱性の絶縁膜１８を成長後、能動層１２の後にソース
領域全形成する側には存在しないように、写真蝕刻法で
絶縁膜８選択的に除去する０次に第２図ｔｃ）に示すよ
りに能動層１２に対しショットキー接触をするＷ８ｉ−
等の耐熱性金属音スノ（ツタ法、蒸着法等で被層し、写
真蝕刻法によりゲートメタル１３に整形する。このゲー
トメタル３はｉＩ” Ｅ Ｔのようにする。さらにゲー
トメタル１３からＱよみ出ている絶縁膜ＩＥＩ−除去す
る０次に、第２図（ｄ）に成する。次に前述のイオン注
入層１２，１４．１５を活性化させる為に５ｉＵｚ、Ｓ
ｉＮ膜等全保設膜としたキャップアニール法あるいはＡ
Ｓ雰囲気下でのキャップレスアニール法を用いて熱処理
に？テう。
耐熱性の絶縁膜１８を成長後、能動層１２の後にソース
領域全形成する側には存在しないように、写真蝕刻法で
絶縁膜８選択的に除去する０次に第２図ｔｃ）に示すよ
りに能動層１２に対しショットキー接触をするＷ８ｉ−
等の耐熱性金属音スノ（ツタ法、蒸着法等で被層し、写
真蝕刻法によりゲートメタル１３に整形する。このゲー
トメタル３はｉＩ” Ｅ Ｔのようにする。さらにゲー
トメタル１３からＱよみ出ている絶縁膜ＩＥＩ−除去す
る０次に、第２図（ｄ）に成する。次に前述のイオン注
入層１２，１４．１５を活性化させる為に５ｉＵｚ、Ｓ
ｉＮ膜等全保設膜としたキャップアニール法あるいはＡ
Ｓ雰囲気下でのキャップレスアニール法を用いて熱処理
に？テう。
次に第２図ｔｅ）に示す様にイオン注入層１４．１５に
抵抗性接触するソース電極１６およびドレイン篭極１７
を形成する会 以上、述べた如く不実施例による自己整合型Ｎ化−ｑ’
ｃｔｐ叩ｔハ制２法雪炉を適用すれば第２図−ｅＫｊ＄
ス様な１再造の八４ＥＳＦＥＴ ｉ比較的簡単Ｖこつく
る事がｉｈ）能となる。
抵抗性接触するソース電極１６およびドレイン篭極１７
を形成する会 以上、述べた如く不実施例による自己整合型Ｎ化−ｑ’
ｃｔｐ叩ｔハ制２法雪炉を適用すれば第２図−ｅＫｊ＄
ス様な１再造の八４ＥＳＦＥＴ ｉ比較的簡単Ｖこつく
る事がｉｈ）能となる。
従来法と比べ１本実施による自己整合性ＭＩＣ８ＦＥＴ
はソース側はゲートメタル１３と尚濃度層１４とが近接
して形成されるのに対し、ドレイ／側はゲートメタル１
３と高ｌＩＪ度層１５との間隔を絶ｈ？、膜１８ＶＣよ
り適切な距離を持たせる事が１８ｉＪ能となる。
はソース側はゲートメタル１３と尚濃度層１４とが近接
して形成されるのに対し、ドレイ／側はゲートメタル１
３と高ｌＩＪ度層１５との間隔を絶ｈ？、膜１８ＶＣよ
り適切な距離を持たせる事が１８ｉＪ能となる。
このため、ソース抵抗（Ｒｓ）は従来法と同様に低減で
き、かつドレイン側は絶縁膜１８１Ｃｊ：り局艇度層と
の距離が収れるので従来法の持つ欠点をなくすことが出
来る。従って、より鼠速動作の（ＪａＡｓＩＣを実現す
るこ点かできる。
き、かつドレイン側は絶縁膜１８１Ｃｊ：り局艇度層と
の距離が収れるので従来法の持つ欠点をなくすことが出
来る。従って、より鼠速動作の（ＪａＡｓＩＣを実現す
るこ点かできる。
さらにドレイン高濃厩層１５とゲートメタル１３−と盆
分離している絶縁膜１８ｆｔ、その上のゲートメタルと
ともに除去すれは、Ｕｇｄ ｋさらに小さく出来より高
速動作カリリ」特出来る。
分離している絶縁膜１８ｆｔ、その上のゲートメタルと
ともに除去すれは、Ｕｇｄ ｋさらに小さく出来より高
速動作カリリ」特出来る。
不実施例では、ＧａＡｓ ＭＥＳＦＥＴについて述べた
が（ＪａＡｓ のかわりに他の化合物半２８体たとえば
ｌ ｓｌ、ｐ等に対してもｉｌｌ用出米出来とは明らか
である。
が（ＪａＡｓ のかわりに他の化合物半２８体たとえば
ｌ ｓｌ、ｐ等に対してもｉｌｌ用出米出来とは明らか
である。
第１図（ａ）〜（ｄ）は従来法による自己整合型補弼Ｆ
ＥＴの製造方法を製造工程順に示す断面図である。 １・・・・・・半絶縁性基板、２・・・・・・ＦＥＴ能
動層、３・・・・・・ゲートメタル、４・・・・・・ソ
ース１１１１尚義匿層、５・・・・・・ドレイン側高濃
度層、６・・・・・・ノース電極、７・・・・・・ドレ
イン電極。 第２図（ａｌ〜（ｅ）は本究明の一実施例よる自己整合
型ＭＥＳＦ′Ｊ！ＪＴ ｖ製造方法を製造工程順に示す
断面図である。 １１・・・・・・半絶縁性基板、１２・・・・・・ｆｉ
’ Ｅ Ｔ能動層。 １３・・・・・・ゲートメタル、１４・・・・・・ソー
ス側高濃農層、１５・・・・・・ドレイン測高ａｙ層、
１６・・・・・・ノース電極、１１・・・・・・ドレイ
ン電極、１８・・・・・・耐熱性絶縁膜。 ／ 其 ｆ 霞
ＥＴの製造方法を製造工程順に示す断面図である。 １・・・・・・半絶縁性基板、２・・・・・・ＦＥＴ能
動層、３・・・・・・ゲートメタル、４・・・・・・ソ
ース１１１１尚義匿層、５・・・・・・ドレイン側高濃
度層、６・・・・・・ノース電極、７・・・・・・ドレ
イン電極。 第２図（ａｌ〜（ｅ）は本究明の一実施例よる自己整合
型ＭＥＳＦ′Ｊ！ＪＴ ｖ製造方法を製造工程順に示す
断面図である。 １１・・・・・・半絶縁性基板、１２・・・・・・ｆｉ
’ Ｅ Ｔ能動層。 １３・・・・・・ゲートメタル、１４・・・・・・ソー
ス側高濃農層、１５・・・・・・ドレイン測高ａｙ層、
１６・・・・・・ノース電極、１１・・・・・・ドレイ
ン電極、１８・・・・・・耐熱性絶縁膜。 ／ 其 ｆ 霞
Claims (1)
- 半絶縁性半導体基板に半導体能動層を形成する工程と、
該能動層の一部の上に耐熱性の絶縁層を形成する工程と
、前記能動層の蕗出部と前記ｌ絶縁層の前記能動層上の
部分に連続して耐熱性ゲート金属層を形成する工程と、
前記ゲート金践層を保護膜として高濃度ソースおよびド
レイン領域を該ゲート金属に近接して形成する工程と、
ソースおよびドレイン領域に電極を形ｒｌｉ、する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19705083A JPS6088477A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19705083A JPS6088477A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6088477A true JPS6088477A (ja) | 1985-05-18 |
Family
ID=16367875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19705083A Pending JPS6088477A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6088477A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387773A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | シヨツトキバリア型電界効果トランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936787A (ja) * | 1972-08-12 | 1974-04-05 | ||
| JPS57113289A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Semiconductor device and its manufacture |
-
1983
- 1983-10-21 JP JP19705083A patent/JPS6088477A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936787A (ja) * | 1972-08-12 | 1974-04-05 | ||
| JPS57113289A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Semiconductor device and its manufacture |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387773A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | シヨツトキバリア型電界効果トランジスタ |
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