JPH01140670A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH01140670A JPH01140670A JP62300644A JP30064487A JPH01140670A JP H01140670 A JPH01140670 A JP H01140670A JP 62300644 A JP62300644 A JP 62300644A JP 30064487 A JP30064487 A JP 30064487A JP H01140670 A JPH01140670 A JP H01140670A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、高周波、大電力駆動が可能な電界効果トラン
ジスタに°関するものである。
ジスタに°関するものである。
〈従来の技術及びその問題点〉
現在、パワートランジスタとしては、ＳｉＭＯＳトラン
ジスタが広く実用化されている。
ジスタが広く実用化されている。
一方、その高速化及び低損失化を自相して化合物半導体
をパワー素子に応用しようとする動きがあり、ＦＥＴ或
いはＳＩＴなどが研究段階にあるが、現状では良好な素
子ができていない。
をパワー素子に応用しようとする動きがあり、ＦＥＴ或
いはＳＩＴなどが研究段階にあるが、現状では良好な素
子ができていない。
高速、大電力駆動を実現させるためには、ゲートに高電
圧を印加できるＭ Ｉ Ｓ ＦＥＴが望１しく、そのた
めには、界面準位密度の小さな界面が形成できるメＩｎ
Ｐｔチャンネル層として用いることが望ましい。ＩｎＰ
は少数キャリア寿命がＳｉに比べきく高温で動作するこ
とが出来るため、大出力化が可能である。また、ＧａＡ
ｓと比較してもＭ Ｉ Ｓ構造形成が可能であることの
他にも、熱伝導率が高いため、高温動作が可能であると
いう利点がある。
圧を印加できるＭ Ｉ Ｓ ＦＥＴが望１しく、そのた
めには、界面準位密度の小さな界面が形成できるメＩｎ
Ｐｔチャンネル層として用いることが望ましい。ＩｎＰ
は少数キャリア寿命がＳｉに比べきく高温で動作するこ
とが出来るため、大出力化が可能である。また、ＧａＡ
ｓと比較してもＭ Ｉ Ｓ構造形成が可能であることの
他にも、熱伝導率が高いため、高温動作が可能であると
いう利点がある。
しかし、ＩｎＰはＰの蒸気圧が高いため、熱処理によっ
て結晶欠陥が発生し易く、従って、後に熱処理が必要な
イオン注入法に工っで良好なｎ層或いはｐ層を形成する
ことが困難であり、イオン注入を用い九方法で作製した
第２図に示す如き構造の素子の特性は良くないのが現状
である。なお、第２図において、２１はｎ＋ｌｎＰ基板
、２２はｎ Ｉ ｎ Ｐ層、２３はｐ ＩｎＰ層、
２４はｎ層ＩｎＰ層、２５はゲート絶縁膜、２６はゲー
ト電極、２７はソース電極、２８はドレイン電極である
。
て結晶欠陥が発生し易く、従って、後に熱処理が必要な
イオン注入法に工っで良好なｎ層或いはｐ層を形成する
ことが困難であり、イオン注入を用い九方法で作製した
第２図に示す如き構造の素子の特性は良くないのが現状
である。なお、第２図において、２１はｎ＋ｌｎＰ基板
、２２はｎ Ｉ ｎ Ｐ層、２３はｐ ＩｎＰ層、
２４はｎ層ＩｎＰ層、２５はゲート絶縁膜、２６はゲー
ト電極、２７はソース電極、２８はドレイン電極である
。
ぼた、上記した第２図に示す素子作製上の問題点を解決
するため、半導体ＮＺをエピタキシャル法にエリ形成す
ることで熱処理を回避することが考えられ、小電力ＦＥ
Ｔでは素子が試作されている。
するため、半導体ＮＺをエピタキシャル法にエリ形成す
ることで熱処理を回避することが考えられ、小電力ＦＥ
Ｔでは素子が試作されている。
しかし、大電力デバイスでは、耐圧ｔ−確保するために
数十μｍの１層２４が必要であり、従ってＨ２ＳＯ４系
のエッチャント’ｔ−用いる通常の方法では、第３図に
示すようにチャンネル耶にコーナーが入いってし′！う
。またコーナー直上でゲート絶縁膜２５が薄くなり、耐
圧の低下が生じるため、大電力用には適さない等の問題
点がある。
数十μｍの１層２４が必要であり、従ってＨ２ＳＯ４系
のエッチャント’ｔ−用いる通常の方法では、第３図に
示すようにチャンネル耶にコーナーが入いってし′！う
。またコーナー直上でゲート絶縁膜２５が薄くなり、耐
圧の低下が生じるため、大電力用には適さない等の問題
点がある。
本発明は上記の点に鑑みて創案されたものであり、上述
する問題を解決するため、例えばＩｎＰ等の化合物半導
体の物性を生かした高速、大出力デバイスに於いて、高
耐圧を確保することが可能な構造の電界効果トランジス
タを提供することを目的としている。
する問題を解決するため、例えばＩｎＰ等の化合物半導
体の物性を生かした高速、大出力デバイスに於いて、高
耐圧を確保することが可能な構造の電界効果トランジス
タを提供することを目的としている。
く問題点を解決するための手段及び作用〉上記の目的を
達成するため、本発明の電界効果トランジスタは、第１
図に示すように高不純物濃度ｎ型（ｎ層）半導体基板１
と、この基板１上に形成した低濃度ｎ型（ｎ−）半導体
層２とニのｎ−半導体層ｉ上に形成した低濃度ｐ型（ｐ
−）半導体層３と、このｐ−半導体層３上に形成した高
濃度ｎ型（ｎ ）半導体層４と、上記のｎ＋半纏体層
４、＋ ｐ−半導体層３及びｎ−半導体層２をテーパー状にエツ
チングすることによって露出さｆ″Ｌだ上記の各半導体
層のテーパー部と、このテーパー部に誘電体膜５を介し
て形成されたゲート電極６とを備える工うに構成してい
る。
達成するため、本発明の電界効果トランジスタは、第１
図に示すように高不純物濃度ｎ型（ｎ層）半導体基板１
と、この基板１上に形成した低濃度ｎ型（ｎ−）半導体
層２とニのｎ−半導体層ｉ上に形成した低濃度ｐ型（ｐ
−）半導体層３と、このｐ−半導体層３上に形成した高
濃度ｎ型（ｎ ）半導体層４と、上記のｎ＋半纏体層
４、＋ ｐ−半導体層３及びｎ−半導体層２をテーパー状にエツ
チングすることによって露出さｆ″Ｌだ上記の各半導体
層のテーパー部と、このテーパー部に誘電体膜５を介し
て形成されたゲート電極６とを備える工うに構成してい
る。
なお、第１図において、７はソース電極、８はドレイン
電極である。
電極である。
即ち、発明ではｎ ／ｐ”’７ｎ−／ｎ＋構造に於いて
、＋ 上部ｎ土層からｎ−増の一部までをテーパー状にエツチ
ングすることによってテーパー部を形成し、このテーパ
ー部上にゲート絶縁膜を介してゲート電極を形成する工
うに成している。また本発明を具現化するに限しては、
上記の各半導体層を、基板上にエピタキシャル成長させ
ることにエリ、イオン注入及び熱処理の工程ｔ−経る必
要がなくなり、熱処理による結晶欠陥の発生を防ぐこと
ができ、ソース、ドレイン間の耐圧を確保できる。また
、チャンネル領域となるｐ−層がテーパー面の一部に現
われるため、チャンネルに凹凸がなく、従ってゲート絶
縁膜の耐圧を大きく保つことができる。
、＋ 上部ｎ土層からｎ−増の一部までをテーパー状にエツチ
ングすることによってテーパー部を形成し、このテーパ
ー部上にゲート絶縁膜を介してゲート電極を形成する工
うに成している。また本発明を具現化するに限しては、
上記の各半導体層を、基板上にエピタキシャル成長させ
ることにエリ、イオン注入及び熱処理の工程ｔ−経る必
要がなくなり、熱処理による結晶欠陥の発生を防ぐこと
ができ、ソース、ドレイン間の耐圧を確保できる。また
、チャンネル領域となるｐ−層がテーパー面の一部に現
われるため、チャンネルに凹凸がなく、従ってゲート絶
縁膜の耐圧を大きく保つことができる。
葦た、テーパーの角度は１０〜６０が艮く、望１しくは
３０〜４５ が良い。テーパー角が大きいと、その上に
絶縁膜が均一に堆積しない。また、テーパー角が小さい
とゲート長の？［ｔｌＪ御が難しくなるという問題があ
る。
３０〜４５ が良い。テーパー角が大きいと、その上に
絶縁膜が均一に堆積しない。また、テーパー角が小さい
とゲート長の？［ｔｌＪ御が難しくなるという問題があ
る。
葦た、上記テーパーはＩｎＰ半導体の楠合、Ｂｒ系のウ
ェットエッチャントにエリ加工可能である。
ェットエッチャントにエリ加工可能である。
〈実施例〉
次に、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
以下に本発明の一実施例として、ＩｎＰ縦型ＭＩＳＦＥ
Ｔの作製で詳述するが、本発明は以下の実施例に限定さ
れるものではない。
Ｔの作製で詳述するが、本発明は以下の実施例に限定さ
れるものではない。
第４図（ａ）〜（ｄ）は、本発明の一実施例としてのＩ
ｎＰ縦型ＭＩＳＦＥＴの製造工程を示す断面図である。
ｎＰ縦型ＭＩＳＦＥＴの製造工程を示す断面図である。
讐ず、ｎ＋ｌｎＰ基板！上にＭＯＣＶＤ法に、ｃり、ｎ
−１ｎＰ層２． ｐ−１ｎＰ層３及びｎ＋ｌｎＰ層４を
各々２０μｍ、 １μｍ１及び０．５μｍエピタキシャ
ル成長する（第４図（ａ））。次にこの一部を、Ｂｒを
含む溶液で２μｍの深さまでテーパー角３０ でエツチ
ングする（第４図（ｂｌ）Ｑここで、Ｂｒを含む溶液は
条件を選ぶことにエリ、ＩｎＰｅテーパー状にエツチン
グすることができるため、好都合である。次に、ＥＣＲ
ＰＣＶＤ法にエリ、全面にゲート絶縁膜であるＳｉＯ３
膜５を堆積する。ＥＣＲＰＣＶＤ法は、低温で成膜でき
るためＩ ｎ ＰｊｆｉからのＰの蒸発を抑えることが
できる。次に電子ビーム蒸着法に、ＣｖＡｔを全面に３
００ＯＡ蒸着し、フォトリソグラフィーにエリゲート電
極６を形成する。（第４図（Ｃ））。
−１ｎＰ層２． ｐ−１ｎＰ層３及びｎ＋ｌｎＰ層４を
各々２０μｍ、 １μｍ１及び０．５μｍエピタキシャ
ル成長する（第４図（ａ））。次にこの一部を、Ｂｒを
含む溶液で２μｍの深さまでテーパー角３０ でエツチ
ングする（第４図（ｂｌ）Ｑここで、Ｂｒを含む溶液は
条件を選ぶことにエリ、ＩｎＰｅテーパー状にエツチン
グすることができるため、好都合である。次に、ＥＣＲ
ＰＣＶＤ法にエリ、全面にゲート絶縁膜であるＳｉＯ３
膜５を堆積する。ＥＣＲＰＣＶＤ法は、低温で成膜でき
るためＩ ｎ ＰｊｆｉからのＰの蒸発を抑えることが
できる。次に電子ビーム蒸着法に、ＣｖＡｔを全面に３
００ＯＡ蒸着し、フォトリソグラフィーにエリゲート電
極６を形成する。（第４図（Ｃ））。
次に、ソース部のＳ ｉｏ ２膜をエツチングした後、
ＡｕＧｅ−Ｎｉを５０００λを堆積しりフトオフ法にエ
ジンース電極７を形成する。最後に裏面にＡｕＧｅを３
０００Ａ堆積してドレイン電極を形成した後２００’Ｃ
，２０時間のアニールを施して、ＩｎＰＭＩＳＦＥＴ
’に完成した（第４図（ｄ））。
ＡｕＧｅ−Ｎｉを５０００λを堆積しりフトオフ法にエ
ジンース電極７を形成する。最後に裏面にＡｕＧｅを３
０００Ａ堆積してドレイン電極を形成した後２００’Ｃ
，２０時間のアニールを施して、ＩｎＰＭＩＳＦＥＴ
’に完成した（第４図（ｄ））。
上記した実施例では、注入イオン活性化のための熱処理
を施すことなく縦型ＭＩＳＦＥＴ ｆ！：作製すること
ができるため、ソース−ドレイン間及びソース−ゲート
間の耐圧が向上し大電力デバイスとして良好なｌ特性が
得られる。
を施すことなく縦型ＭＩＳＦＥＴ ｆ！：作製すること
ができるため、ソース−ドレイン間及びソース−ゲート
間の耐圧が向上し大電力デバイスとして良好なｌ特性が
得られる。
〈発明の効果〉
以上のように本発明によれば、積層した半導体層をテー
パー状にエツチングすることに二って露出された各半導
体層のテーパー都にチャンネル領域を形成するように成
しているため、ソース・ドレイン間及びソース・ゲート
間の耐圧を同上させることが出来、大電力用デバイスと
して良好な特性を得ることが出来る。
パー状にエツチングすることに二って露出された各半導
体層のテーパー都にチャンネル領域を形成するように成
しているため、ソース・ドレイン間及びソース・ゲート
間の耐圧を同上させることが出来、大電力用デバイスと
して良好な特性を得ることが出来る。
第１図は本発明の一実施例による縦型ＭＩＳＦＥＴの断
面を示す図、第２図は、イオン注入法を用いた従来の製
造法による縦型Ｍ Ｉ ５ＦＥＴの断面を示す図、第３
図は、エピタキシャルウニ／＼−を用い、Ｈ２ＳＯ４系
のエッチャントでエツチングを行なった場合の縦型〜１
ＩｓＦＥＴの断面を示す図、第４図（ａ）乃至（ｄ）は
第１図に示す縦型ＭＩＳＦＥＴの各製造工程における断
面を示す図であり、上記第１図は、第４図（ｄ）（完成
図）の左半分を描いである。 １ ・・・ｎ ＩｎＰ基板、 ２・・・ｎ−１ｎＰ
ノ曽、 ３ ・・・ｐ ＩｎＰ層、４−ｎ＋Ｉｎ
Ｐ層、５・・・ゲート絶縁膜、６・・・ゲート電極、７
・・・ソース電極、８・・・ドレイン電極。 代理人 弁理士 杉 山 毅 至 （他１名）第１図
萬２ＰＯ 第３図 （ａ） 萬４ （ｂｌ （ｄ） 図
面を示す図、第２図は、イオン注入法を用いた従来の製
造法による縦型Ｍ Ｉ ５ＦＥＴの断面を示す図、第３
図は、エピタキシャルウニ／＼−を用い、Ｈ２ＳＯ４系
のエッチャントでエツチングを行なった場合の縦型〜１
ＩｓＦＥＴの断面を示す図、第４図（ａ）乃至（ｄ）は
第１図に示す縦型ＭＩＳＦＥＴの各製造工程における断
面を示す図であり、上記第１図は、第４図（ｄ）（完成
図）の左半分を描いである。 １ ・・・ｎ ＩｎＰ基板、 ２・・・ｎ−１ｎＰ
ノ曽、 ３ ・・・ｐ ＩｎＰ層、４−ｎ＋Ｉｎ
Ｐ層、５・・・ゲート絶縁膜、６・・・ゲート電極、７
・・・ソース電極、８・・・ドレイン電極。 代理人 弁理士 杉 山 毅 至 （他１名）第１図
萬２ＰＯ 第３図 （ａ） 萬４ （ｂｌ （ｄ） 図
Claims (1)
- 【特許請求の範囲】 １、高不純物濃度ｎ型（ｎ＾＋）半導体基板と、該基板
上に形成した低濃度ｎ型（ｎ＾−）半導体層と、 該ｎ＾−半導体層上に形成した低濃度ｐ型（ｐ＾−）半
導体層と、 該ｐ＾−半導体層上に形成した高濃度ｎ型（ｎ＾＋）半
導体層と、 上記ｎ＾＋半導体層、ｐ＾−半導体層及びｎ＾−半導体
層をテーパー状にエッチングすることによって露出され
た上記各半導体層のテーパー部と、該テーパー部に誘電
体膜を介して形成されたゲート電極とを 備えてなることを特徴とする電界効果トランジスタ。 ２、前記各半導体層がいずれも化合物半導体であること
を特徴とする特許請求の範囲第１項記載の電界効果トラ
ンジスタ。 ３、前記各半導体層のうち、少なくとも一部がエピタキ
シャル法により形成されることを特徴とする特許請求の
範囲第１項記載の電界効果トランジスタ。 ４、前記テーパー部の角度が１０〜６０°であることを
特徴とする特許請求の範囲第１項記載の電界効果トラン
ジスタ。 ５、前記テーパー部の形状が、臭素（Ｂｒ）を含む溶液
でエッチングすることにより制御してなることを特徴と
する特許請求の範囲第１項記載の電界効果トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300644A JPH01140670A (ja) | 1987-11-26 | 1987-11-26 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300644A JPH01140670A (ja) | 1987-11-26 | 1987-11-26 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140670A true JPH01140670A (ja) | 1989-06-01 |
Family
ID=17887344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300644A Pending JPH01140670A (ja) | 1987-11-26 | 1987-11-26 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134448A (en) * | 1990-01-29 | 1992-07-28 | Motorola, Inc. | MOSFET with substrate source contact |
-
1987
- 1987-11-26 JP JP62300644A patent/JPH01140670A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134448A (en) * | 1990-01-29 | 1992-07-28 | Motorola, Inc. | MOSFET with substrate source contact |
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