JPH10163225A - 接合型電界効果トランジスタとその製造方法 - Google Patents
接合型電界効果トランジスタとその製造方法Info
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- JPH10163225A JPH10163225A JP31758896A JP31758896A JPH10163225A JP H10163225 A JPH10163225 A JP H10163225A JP 31758896 A JP31758896 A JP 31758896A JP 31758896 A JP31758896 A JP 31758896A JP H10163225 A JPH10163225 A JP H10163225A
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- Japan
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- silicon
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Abstract
(57)【要約】
【課題】ＪＦＥＴの飽和ドレイン電流ＩDSS のばらつき
を低減し、制御性の向上を図り、かつ、工期短縮を図
る。 【解決手段】Ｎ- 型のシリコンエピタキシャル層２表面
に選択熱酸化法を用いて酸化シリコン膜を形成し、その
後エッチングすることで溝（その底面を４とする）を形
成する。この溝とサブストレート（１）の距離をチャネ
ル幅としている。又、ゲート領域７Ａ，ソース領域５
Ａ，ドレイン領域６Ａは低温エピタキシャル成長で形成
される。これによりチャネル幅を精度よく制御すること
が可能となる。又、チャネル幅形成後にゲート，ソー
ス，ドレインを低温エピタキシャル成長で形成するの
で、チャネル幅の変動やサブストレートのせり上がり等
が全くなくなり、ＩDSS のばらつきを低減し、制御性も
向上できる。更にゲート押し込みをする必要がなくなる
ので工期が短縮される。
を低減し、制御性の向上を図り、かつ、工期短縮を図
る。 【解決手段】Ｎ- 型のシリコンエピタキシャル層２表面
に選択熱酸化法を用いて酸化シリコン膜を形成し、その
後エッチングすることで溝（その底面を４とする）を形
成する。この溝とサブストレート（１）の距離をチャネ
ル幅としている。又、ゲート領域７Ａ，ソース領域５
Ａ，ドレイン領域６Ａは低温エピタキシャル成長で形成
される。これによりチャネル幅を精度よく制御すること
が可能となる。又、チャネル幅形成後にゲート，ソー
ス，ドレインを低温エピタキシャル成長で形成するの
で、チャネル幅の変動やサブストレートのせり上がり等
が全くなくなり、ＩDSS のばらつきを低減し、制御性も
向上できる。更にゲート押し込みをする必要がなくなる
ので工期が短縮される。
Description
【０００１】
【発明の属する技術分野】本発明は接合型電界効果トラ
ンジスタとその製造方法に関する。
ンジスタとその製造方法に関する。
【０００２】
【従来の技術】図３は従来の接合型電界効果トランジス
タ（ＪＦＥＴ）の構造を示す断面図である。
タ（ＪＦＥＴ）の構造を示す断面図である。
【０００３】図３においてＰ型のシリコン半導体基板１
上には、Ｎ- 型のシリコンエピタキシャル層２が形成さ
れ、このシリコンエピタキシャル層２にはＰ+ 型のゲー
ト領域７、Ｎ+ 型のソース領域５及びＮ+ 型のドレイン
領域６が形成され、その上に酸化シリコン膜８、ソース
電極９及びドレイン電極１０が形成されている。そして
Ｐ型のシリコン半導体基板１のバックゲートとＰ+ 型の
ゲート領域７にはさまれたＮ- 型のシリコンエピタキシ
ャル層２をチャネル領域とするシングルゲートＪＦＥＴ
が構成されていた。
上には、Ｎ- 型のシリコンエピタキシャル層２が形成さ
れ、このシリコンエピタキシャル層２にはＰ+ 型のゲー
ト領域７、Ｎ+ 型のソース領域５及びＮ+ 型のドレイン
領域６が形成され、その上に酸化シリコン膜８、ソース
電極９及びドレイン電極１０が形成されている。そして
Ｐ型のシリコン半導体基板１のバックゲートとＰ+ 型の
ゲート領域７にはさまれたＮ- 型のシリコンエピタキシ
ャル層２をチャネル領域とするシングルゲートＪＦＥＴ
が構成されていた。
【０００４】
【発明が解決しようとする課題】第１の問題点は、飽和
ドレイン電流ＩDSS のばらつきが大きいことである。
ドレイン電流ＩDSS のばらつきが大きいことである。
【０００５】その理由は、ゲート領域７の形成を１００
０℃以上の高温での押し込み拡散で行なう為、シリコン
半導体基板１からのＰ型不純物が拡散してシリコンエピ
タキシャル層２／シリコン半導体基板１の接合面が移動
するが、その移動量が押し込み炉のばらつきによりチャ
ネル幅（ゲート領域７とシリコン半導体基板１の間のシ
リコンエピタキシャル層の厚さ）がばらついてしまうこ
と、ソース領域５及びドレイン領域６の形成をゲート押
し込み後に拡散で形成するので更にばらつきやすくなる
ことによる。
０℃以上の高温での押し込み拡散で行なう為、シリコン
半導体基板１からのＰ型不純物が拡散してシリコンエピ
タキシャル層２／シリコン半導体基板１の接合面が移動
するが、その移動量が押し込み炉のばらつきによりチャ
ネル幅（ゲート領域７とシリコン半導体基板１の間のシ
リコンエピタキシャル層の厚さ）がばらついてしまうこ
と、ソース領域５及びドレイン領域６の形成をゲート押
し込み後に拡散で形成するので更にばらつきやすくなる
ことによる。
【０００６】第２の問題点は、ゲート押し込み回数（約
７〜１０回）が多く、工期が長くなることである。
７〜１０回）が多く、工期が長くなることである。
【０００７】その理由は、１回の押し込み拡散でゲート
領域の形成を行なうと目的とするＩDSS が容易に得られ
ない為、押し込み拡散を短い時間で小刻みに何回かに分
けて行ない、各押し込み拡散毎にシリコン半導体基板１
とゲート領域７とのパンチスルー電圧をチェックして目
的とするＩDSS に対応するパンチスルー電圧が得られた
ところで押し込み拡散を中止することが必要だからであ
る。
領域の形成を行なうと目的とするＩDSS が容易に得られ
ない為、押し込み拡散を短い時間で小刻みに何回かに分
けて行ない、各押し込み拡散毎にシリコン半導体基板１
とゲート領域７とのパンチスルー電圧をチェックして目
的とするＩDSS に対応するパンチスルー電圧が得られた
ところで押し込み拡散を中止することが必要だからであ
る。
【０００８】本発明の目的は、接合型電界効果トランジ
スタの飽和ドレイン電流ＩDSS のばらつきを低減し、制
御性の向上を図り、かつ、工期短縮を図ることにある。
スタの飽和ドレイン電流ＩDSS のばらつきを低減し、制
御性の向上を図り、かつ、工期短縮を図ることにある。
【０００９】
【課題を解決するための手段】本発明の接合型電界効果
トランジスタは、第１導電型のシリコン半導体基板、該
シリコン半導体基板上に形成された第２導電型のシリコ
ンエピタキシャル層並びに前記シリコンエピタキシャル
層表面上に形成された、第１導電型のゲート領域と該ゲ
ート領域をはさみかつこれと離間して形成された第２導
電型のソース領域及びドレイン領域を具備し、前記ゲー
ト領域が前記ソース領域とドレイン領域の間でかつ前記
シリコンエピタキシャル層の所定の深さまで形成された
溝の底面上に設けられているというものである。
トランジスタは、第１導電型のシリコン半導体基板、該
シリコン半導体基板上に形成された第２導電型のシリコ
ンエピタキシャル層並びに前記シリコンエピタキシャル
層表面上に形成された、第１導電型のゲート領域と該ゲ
ート領域をはさみかつこれと離間して形成された第２導
電型のソース領域及びドレイン領域を具備し、前記ゲー
ト領域が前記ソース領域とドレイン領域の間でかつ前記
シリコンエピタキシャル層の所定の深さまで形成された
溝の底面上に設けられているというものである。
【００１０】ここで、溝はシリコンエピタキシャル層を
選択的に熱酸化して形成された酸化シリコン膜をエッチ
ング除去して形成されるものとすることができる。
選択的に熱酸化して形成された酸化シリコン膜をエッチ
ング除去して形成されるものとすることができる。
【００１１】又、ソース領域，ドレイン領域及びゲート
領域は、いずれもエピタキシャル成長にて形成されたＳ
ｉ層とすることができる。
領域は、いずれもエピタキシャル成長にて形成されたＳ
ｉ層とすることができる。
【００１２】本発明の接合型電界効果トランジスタの製
造方法は、第１導電型のシリコン半導体基板上に第２導
電型のシリコンエピタキシャル層を堆積する工程と、前
記シリコンエピタキシャル層の表面から前記シリコン半
導体基板に達する第１導電型領域を形成して島状エピタ
キシャル領域を区画する工程と、前記島状エピタキシャ
ル領域を横断する酸化シリコン層を加圧熱酸化法により
選択的に形成する工程と、前記酸化シリコン層をエッチ
ングにより除去して形成される溝の底面に第１導電型半
導体層を選択的に堆積してゲート領域を形成する工程と
を有するというものである。
造方法は、第１導電型のシリコン半導体基板上に第２導
電型のシリコンエピタキシャル層を堆積する工程と、前
記シリコンエピタキシャル層の表面から前記シリコン半
導体基板に達する第１導電型領域を形成して島状エピタ
キシャル領域を区画する工程と、前記島状エピタキシャ
ル領域を横断する酸化シリコン層を加圧熱酸化法により
選択的に形成する工程と、前記酸化シリコン層をエッチ
ングにより除去して形成される溝の底面に第１導電型半
導体層を選択的に堆積してゲート領域を形成する工程と
を有するというものである。
【００１３】ここで、第１導電型半導体層の堆積をエピ
タキシャル成長により行なうことができる。
タキシャル成長により行なうことができる。
【００１４】バックゲートであるシリコン半導体基板と
ゲート領域との間の、島状エピタキシャル領域の厚さ
（チャネル幅）を酸化シリコン層の厚さで精度よく制御
できる。酸化シリコン層の形成は、９５０℃以下の温度
で可能であるからである。
ゲート領域との間の、島状エピタキシャル領域の厚さ
（チャネル幅）を酸化シリコン層の厚さで精度よく制御
できる。酸化シリコン層の形成は、９５０℃以下の温度
で可能であるからである。
【００１５】
【発明の実施の形態】図１を参照すると、本発明の一実
施の形態のＪＦＥＴは、Ｐ型のシリコン半導体基板１、
シリコン半導体基板上１に形成されたＮ- 型のシリコン
エピタキシャル層２並びにシリコンエピタキシャル層２
表面上に形成された、Ｐ+ 型のゲート領域７Ａとゲート
領域７Ａをはさみかつこれと離間して形成されたＮ+ 型
のソース領域５及びドレイン領域６を具備し、ゲート領
域７Ａがソース領域５Ａとドレイン領域６Ａの間でかつ
シリコンエピタキシャル層２の所定の深さまで形成され
た溝の底面４上に設けられているというものである。
施の形態のＪＦＥＴは、Ｐ型のシリコン半導体基板１、
シリコン半導体基板上１に形成されたＮ- 型のシリコン
エピタキシャル層２並びにシリコンエピタキシャル層２
表面上に形成された、Ｐ+ 型のゲート領域７Ａとゲート
領域７Ａをはさみかつこれと離間して形成されたＮ+ 型
のソース領域５及びドレイン領域６を具備し、ゲート領
域７Ａがソース領域５Ａとドレイン領域６Ａの間でかつ
シリコンエピタキシャル層２の所定の深さまで形成され
た溝の底面４上に設けられているというものである。
【００１６】Ｐ+ 型拡散層３及びシリコン半導体基板１
で囲まれて、シリコンエピタキシャル層は、例えば平面
形状が長方形の島状エピタキシャル領域となっており、
その島状エピタキシャル領域の表面部を横断してストラ
イプ状の溝が設けられている。従って、ゲート領域７Ａ
は、Ｐ+ 型拡散層３と連結される。ソース領域５Ａ及び
ドレイン領域６Ａは島状エピタキシャル領域の表面にの
み接合し、Ｐ+ 型拡散層３とは離れて設けられている。
で囲まれて、シリコンエピタキシャル層は、例えば平面
形状が長方形の島状エピタキシャル領域となっており、
その島状エピタキシャル領域の表面部を横断してストラ
イプ状の溝が設けられている。従って、ゲート領域７Ａ
は、Ｐ+ 型拡散層３と連結される。ソース領域５Ａ及び
ドレイン領域６Ａは島状エピタキシャル領域の表面にの
み接合し、Ｐ+ 型拡散層３とは離れて設けられている。
【００１７】酸化シリコン膜８Ａに設けられたコンタク
ト孔を介してソース電極９Ａ及びドレイン領域１０Ａが
設けられている。
ト孔を介してソース電極９Ａ及びドレイン領域１０Ａが
設けられている。
【００１８】溝の形成はシリコンエピタキシャル層２
（Ｐ+ 型拡散層３を備えている）の表面を選択的に熱酸
化して酸化シリコン膜を形成したのち、エッチングによ
り除去する。この選択熱酸化は、１気圧を越える高圧の
酸化性雰囲気中で行なう。従って、温度は９５０℃以下
で行なうことができ、シリコン半導体基板１からＰ型不
純物がシリコンエピタキシャル層に拡散されるのを抑制
できる。
（Ｐ+ 型拡散層３を備えている）の表面を選択的に熱酸
化して酸化シリコン膜を形成したのち、エッチングによ
り除去する。この選択熱酸化は、１気圧を越える高圧の
酸化性雰囲気中で行なう。従って、温度は９５０℃以下
で行なうことができ、シリコン半導体基板１からＰ型不
純物がシリコンエピタキシャル層に拡散されるのを抑制
できる。
【００１９】ソース領域５Ａ，ドレイン領域６Ａの形成
はＭＢＥ法などにより、９５０℃より低温で選択成長で
きる。
はＭＢＥ法などにより、９５０℃より低温で選択成長で
きる。
【００２０】選択酸化法は半導体技術分野での慣用技術
であり、酸化シリコン膜の厚さの制御を高精度に行なう
ことができる。従って、チャネル幅の制御が簡略かつ容
易であり、押し込み拡散などの高温熱処理によるシリコ
ンエピタキシャル層２の不純物分布の変動を抑制できる
ので飽和ドレイン電流ＩDSS のばらつきを短い工期で少
なくできる。
であり、酸化シリコン膜の厚さの制御を高精度に行なう
ことができる。従って、チャネル幅の制御が簡略かつ容
易であり、押し込み拡散などの高温熱処理によるシリコ
ンエピタキシャル層２の不純物分布の変動を抑制できる
ので飽和ドレイン電流ＩDSS のばらつきを短い工期で少
なくできる。
【００２１】
【実施例】次に、図２を参照して本発明の一実施例につ
いて製造工程に沿って説明する。
いて製造工程に沿って説明する。
【００２２】図２（ａ）に示すように、Ｐ型のシリコン
半導体基板１上に気相成長法により、Ｎ- 型のシリコン
エピタキシャル層２を約３〜５μｍ厚さに成長させたウ
ェーハを準備し、Ｐ+ 型拡散層３を選択的に形成してシ
リコンエピタキシャル層２を複数の島状エピタキシャル
領域に区画する。
半導体基板１上に気相成長法により、Ｎ- 型のシリコン
エピタキシャル層２を約３〜５μｍ厚さに成長させたウ
ェーハを準備し、Ｐ+ 型拡散層３を選択的に形成してシ
リコンエピタキシャル層２を複数の島状エピタキシャル
領域に区画する。
【００２３】次に、パッド酸化膜１１を全面に形成し、
窒化シリコン膜１２を堆積する。次に、島状エピタキシ
ャル領域とその近傍上の窒化シリコン膜１２をストライ
プ状に除去した後、圧力５気圧の酸素雰囲気中で９５０
℃に加熱することにより０．５〜３μｍ厚さの酸化シリ
コン膜１３を形成する。この酸化シリコン膜１３の形成
は、ＬＯＣＯＳ法として公知のものである。
窒化シリコン膜１２を堆積する。次に、島状エピタキシ
ャル領域とその近傍上の窒化シリコン膜１２をストライ
プ状に除去した後、圧力５気圧の酸素雰囲気中で９５０
℃に加熱することにより０．５〜３μｍ厚さの酸化シリ
コン膜１３を形成する。この酸化シリコン膜１３の形成
は、ＬＯＣＯＳ法として公知のものである。
【００２４】次に、窒化シリコン膜１２を除去し、エッ
チングしてパッド酸化膜１１を除去した後、図２（ｂ）
に示すように、ＣＶＤ法により、厚さ１００〜１０００
ｎｍの酸化シリコン膜１４を全面に堆積し、酸化シリコ
ン膜１３の両側のソース領域及びドレイン領域を形成す
べき個所の酸化シリコン膜１４を除去して開口を設け
る。
チングしてパッド酸化膜１１を除去した後、図２（ｂ）
に示すように、ＣＶＤ法により、厚さ１００〜１０００
ｎｍの酸化シリコン膜１４を全面に堆積し、酸化シリコ
ン膜１３の両側のソース領域及びドレイン領域を形成す
べき個所の酸化シリコン膜１４を除去して開口を設け
る。
【００２５】次に、基板温度４００〜４５０℃で、ＭＢ
Ｅ法により０．５〜２μｍ厚さのボロンをドーピングし
たＮ+ 型シリコン膜を選択的に成長させてソース領域５
Ａ及びドレイン領域６Ａを形成する。
Ｅ法により０．５〜２μｍ厚さのボロンをドーピングし
たＮ+ 型シリコン膜を選択的に成長させてソース領域５
Ａ及びドレイン領域６Ａを形成する。
【００２６】次に、酸化シリコン膜（１４及び１３）を
エッチングにより除去して、図２（ｃ）に示すように、
平坦な底面４を有する溝を形成する。次に、ＣＶＤ法に
より、厚さ１００〜１０００ｎｍの酸化シリコン膜１５
を全面に堆積し、前述した溝の底面上にストライプ状の
開口を形成し、４００〜４５０℃の温度で、ＭＢＥ法に
より厚さ約０．５〜２μｍ、ボロンをドーピングしたＰ
+ 型シリコン膜を選択的に成長させてドレイン領域７Ａ
を形成する。
エッチングにより除去して、図２（ｃ）に示すように、
平坦な底面４を有する溝を形成する。次に、ＣＶＤ法に
より、厚さ１００〜１０００ｎｍの酸化シリコン膜１５
を全面に堆積し、前述した溝の底面上にストライプ状の
開口を形成し、４００〜４５０℃の温度で、ＭＢＥ法に
より厚さ約０．５〜２μｍ、ボロンをドーピングしたＰ
+ 型シリコン膜を選択的に成長させてドレイン領域７Ａ
を形成する。
【００２７】更に、図２（ｄ）に示すように、ＣＶＤ法
により、厚さ２〜５．０μｍの酸化シリコン膜１６を堆
積してソース領域５Ａ及びドレイン領域６Ａ上にコンタ
クト孔を設け、厚さ２．０〜３．０μｍのアルミニウム
膜と被着し、パターニングしてソース電極９Ａ及びドレ
イン電極１０Ａを形成する。次に、スクライブして半導
体チップに個片化する。
により、厚さ２〜５．０μｍの酸化シリコン膜１６を堆
積してソース領域５Ａ及びドレイン領域６Ａ上にコンタ
クト孔を設け、厚さ２．０〜３．０μｍのアルミニウム
膜と被着し、パターニングしてソース電極９Ａ及びドレ
イン電極１０Ａを形成する。次に、スクライブして半導
体チップに個片化する。
【００２８】チャネル幅はシリコンエピタキシャル層２
の厚さから溝の深さを引いた値になるが、溝の深さは酸
化シリコン膜１３の厚さにより定まる。酸化シリコン膜
１３の形成は加圧熱酸化によるので、９００〜９５０℃
で可能である。従って、不純物分布の変動が少なくな
る。又、温度の精密な制御が可能である。
の厚さから溝の深さを引いた値になるが、溝の深さは酸
化シリコン膜１３の厚さにより定まる。酸化シリコン膜
１３の形成は加圧熱酸化によるので、９００〜９５０℃
で可能である。従って、不純物分布の変動が少なくな
る。又、温度の精密な制御が可能である。
【００２９】そのため、シリコンエピタキシャル層２の
厚さ、不純物濃度に応じて、目的とする飽和ドレイン電
流を得るために必要な深さの溝を一回で実現でき、大幅
な工期の短縮（一週間から１０日必要であった工程を１
〜２日に）できた。また、ＩDSS のばらつきも２０〜３
０％から５〜１０％へと少なくできた。
厚さ、不純物濃度に応じて、目的とする飽和ドレイン電
流を得るために必要な深さの溝を一回で実現でき、大幅
な工期の短縮（一週間から１０日必要であった工程を１
〜２日に）できた。また、ＩDSS のばらつきも２０〜３
０％から５〜１０％へと少なくできた。
【００３０】なお、酸化シリコン膜１３を陽極酸化法に
より形成しても処理温度の低温化は可能であるが、陽極
酸化に用いる電解液の濃度管理が必要であり、量産性に
欠けるので適当でない。
より形成しても処理温度の低温化は可能であるが、陽極
酸化に用いる電解液の濃度管理が必要であり、量産性に
欠けるので適当でない。
【００３１】
【発明の効果】第１の効果は、チャネル幅のばらつきが
低減される為飽和ドレイン電流ＩDSSのばらつきが少な
くなる（ウェーハ間ばらつき２０〜３０％→５〜１０
％）ことである。
低減される為飽和ドレイン電流ＩDSSのばらつきが少な
くなる（ウェーハ間ばらつき２０〜３０％→５〜１０
％）ことである。
【００３２】その理由は、チャネル幅が選択熱酸化によ
って正確に制御でき、ゲート領域もＭＢＥなどの低温エ
ピタキシャル法で形成できるので、ゲート押し込みによ
る不純物分布の変動やゲート領域のばらつきがなくなる
為である。
って正確に制御でき、ゲート領域もＭＢＥなどの低温エ
ピタキシャル法で形成できるので、ゲート押し込みによ
る不純物分布の変動やゲート領域のばらつきがなくなる
為である。
【００３３】第２の効果は、従来の接合型電電界効果ト
ランジスタより工期を短縮できることである。
ランジスタより工期を短縮できることである。
【００３４】その理由は、チャネル幅を選択熱酸化法で
制御できるので数回（７〜１０回）のゲート押し込みが
不要となり、工期の短縮が可能となった。
制御できるので数回（７〜１０回）のゲート押し込みが
不要となり、工期の短縮が可能となった。
【図１】本発明の一実施の形態を示す半導体チップの断
面図。
面図。
【図２】本発明の一実施例について製造工程に沿って説
明するための（ａ）〜（ｄ）に分図して示す工程順断面
図。
明するための（ａ）〜（ｄ）に分図して示す工程順断面
図。
【図３】従来の技術について説明するための半導体チッ
プの断面図。
プの断面図。
１ Ｐ型のシリコン半導体基板 ２ Ｎ- 型のシリコンエピタキシャル層 ３ Ｐ+ 型拡散層 ４ 溝の底面 ５，５Ａ Ｎ+ 型のソース領域 ６，６Ａ Ｎ+ 型のドレイン領域 ７，７Ａ Ｐ+ 型のゲート領域 ８，８Ａ 酸化シリコン膜 ９，９Ａ ソース電極 １０，１０Ａ ドレイン電極 １１ パッド酸化膜 １２ 窒化シリコン膜 １３ 酸化シリコン膜 １４ 酸化シリコン膜 １５ 酸化シリコン膜 １６ 酸化シリコン膜
Claims (5)
- 【請求項１】 第１導電型のシリコン半導体基板、該シ
リコン半導体基板上に形成された第２導電型のシリコン
エピタキシャル層並びに前記シリコンエピタキシャル層
表面上に形成された、第１導電型のゲート領域と該ゲー
ト領域をはさみかつこれと離間して形成された第２導電
型のソース領域及びドレイン領域を具備し、前記ゲート
領域が前記ソース領域とドレイン領域の間でかつ前記シ
リコンエピタキシャル層の所定の深さまで形成された溝
の底面上に設けられていることを特徴とする接合型電界
効果トランジスタ。 - 【請求項２】 溝はシリコンエピタキシャル層を選択的
に熱酸化して形成された酸化シリコン膜をエッチング除
去して形成される請求項１記載の接合型電界効果トラン
ジスタ。 - 【請求項３】 ソース領域，ドレイン領域及びゲート領
域は、いずれもエピタキシャル成長にて形成されたＳｉ
層である請求項１又は２記載の接合型電界効果トランジ
スタ。 - 【請求項４】 第１導電型のシリコン半導体基板上に第
２導電型のシリコンエピタキシャル層を堆積する工程
と、前記シリコンエピタキシャル層の表面から前記シリ
コン半導体基板に達する第１導電型領域を形成して島状
エピタキシャル領域を区画する工程と、前記島状エピタ
キシャル領域を横断する酸化シリコン層を加圧熱酸化法
により選択的に形成する工程と、前記酸化シリコン層を
エッチングにより除去して形成される溝の底面に第１導
電型半導体層を選択的に堆積してゲート領域を形成する
工程とを有することを特徴とする接合型電界効果トラン
ジスタの製造方法。 - 【請求項５】 第１導電型半導体層の堆積をエピタキシ
ャル成長により行なう請求項４記載の接合型電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317588A JP3068475B2 (ja) | 1996-11-28 | 1996-11-28 | 接合型電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317588A JP3068475B2 (ja) | 1996-11-28 | 1996-11-28 | 接合型電界効果トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163225A true JPH10163225A (ja) | 1998-06-19 |
| JP3068475B2 JP3068475B2 (ja) | 2000-07-24 |
Family
ID=18089912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8317588A Expired - Fee Related JP3068475B2 (ja) | 1996-11-28 | 1996-11-28 | 接合型電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068475B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6084495B2 (ja) * | 2013-03-25 | 2017-02-22 | 大豊工業株式会社 | バランスウェイト供給装置 |
-
1996
- 1996-11-28 JP JP8317588A patent/JP3068475B2/ja not_active Expired - Fee Related
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| JP3068475B2 (ja) | 2000-07-24 |
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