JPS5843911B2 - ハンドウタイソウチ ノ セイゾウホウ - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造法、とくに、接合型電界効果
トランジスタ（以下Ｊ−ＦＥＴという）とバイポーラ・
トランジスタを含む半導体集積回路の製造法に関する。

従来、リニア集積回路の同一基板内にＪ ＰＥＴとバイポーラ・トランジスタを形成する場合、一
般にそのＪ−ＦＥＴは第１図および第２図に示すような
構造となっていた。

第１図において、１はＰ型半導体基板、２はＮ型低不純
物濃度の気相成長層、３はＰ型チャンネル領域、４はＮ
型ゲート領域、５は絶縁酸化膜（Ｓｉｎ２）、６はゲー
ト電極、７はソース電極および８はドレイン電極であり
、前記Ｎ型気相成長層２はバイポーラ・トランジスタの
コレクタ領域と同じ半導体層となっている。

そして、前記Ｎ型気相成長層２の表面にバイポーラ・ト
ランジスタのベース拡散およびエミッタ拡散と同時に前
記Ｐ型チャンネル領域３および前記Ｎ型ゲート領域４を
形成している。

したがって、このようなＪ−ＦＥＴのＰ型チャンネル領
域３はバイポーラ・トランジスタのベース拡散と同時に
形成されるので、不純物濃度が高くなり、ピンチホフ電
圧（■ｐ）が高いため、とくにリニア集積回路などの低
電圧を使用するものには望ましくないことである。

またチャンネル領域の不純物濃度が高いので耐圧が小さ
い。

さらに前記チャンネル領域はベース拡散で形成されるの
で、拡散の深さおよび不純物濃度の゛ばらつき″が大き
く、飽和電流値の均一なものを製造することが困難であ
る。

また第２図に示すＪ−ＦＥＴにおいて、２１はＰ型半導
体基板、２２はＮ型低不純物濃度の気相成長層、２３は
Ｐ型アイソレーション領域、２４゜２５は前記アイソレ
ーション領域２３によって取り囲まれた気相成長層２２
ａの表面に形成されたソース・ドレイン電極、２６はＮ
型ゲート領域、２７は絶縁酸化膜であり、Ｎ型気相成長
層２２はバイポーラ・トランジスタのコレクタ領域と同
じ半導体層で、前記Ｎ型気相成長層２２ａをチャンネル
部としている。

また前記Ｐ型アイソレーション領域２３をゲート領域と
している。

この場合、ゲート領域（Ｐ型アイソレーション領域２３
）が接地電位（アース）となるので、Ｊ−ＦＥＴ自身の
使用条件が限定される。

またチャンネル部が気相成長層となっているので、その
気相成長層を形成するとき厚さを制御することがむずか
しく、飽和電流値の°゛ばらつき′幅が大きくなる問題
を生じる。

したがって本発明は従来のりエア集積回路のバイポーラ
・トランジスタ特性を変えることなく、電気的特性のす
ぐれたＪ−ＦＥＴを同一半導体層内に形成する半導体装
置の製造法を提供することにある。

アイソレーション層によって互いに分離された第１およ
び第２半導体層−主面内にバイポーラ・トランジスタお
よび電界効果トランジスタをそれぞれ形成する半導体装
置の製造法において、上記第１半導体層−主面内にバイ
ポーラ・トランジスタのベース領域を形成するとともに
上記第２半導体層−主面内であって、その第２半導体層
主面の一部分をはさむように電界効果トランジスタのゲ
ート領域を形成し、上記ベース領域内にエミツク領域を
形成するとともに上記部分内に第２半導体層よりも高い
不純物濃度を有する半導体領域を形成し、その半導体領
域下の第２半導体層を電界効果トランジスタのチャンネ
ル部としたもので、以下実施例を用いて詳細に説明する
。

第３図は本発明による半導体装置の製造法の一実施例で
あり、とくにＮチャンネルＪ−ＦＥＴをバイポーラ・ト
ランジスタと同一半導体層内に形成するための製造法と
ともにその構造を示す。

同図において、３１は低不純物濃度のＰ型半導体基板、
３２ａ、３２ｂは高不純物濃度のＮ型埋込み層、３３は
前記半導体基板３１上に成長させた低不純物濃度（１０
１５／ｃｒｉｔ ）のＮ型気相成長層、３３ａはＪ−Ｆ
ＥＴのＮ型チャンネル領域、３３ｂはバイポーラ・トラ
ンジスタのＮ型コレクタ領域、３４はＰ型アイソレーシ
ョン領域、３５ａ ｔ ３５ｂおよび３５ｃは不純物濃
度１０１８／６ｒＩｌを有するＪＰＥＴのＰ型ゲート領
域、３５ｄはバイポーラ・トランジスタのＰ型ベース領
域、３６ａ ＞ ３６ｂはＮ型ソース高不純物濃度（１
０”／ｃｒｉｔ ）領域、３６ｃはＮ型ドレイン高不純
物濃度（１０”／ｃｒｉｔ ）領域、３６ｄはバイポー
ラ・トランジスタのＮ型エミッタ領域、３６ｅはＮ型コ
レクタ高不純物濃度領域、３７ａ 、３７ｂ 、３７ｃ
はゲート電極、３８ ａ 、３８ ｂはソース電極、３
９はドレイン電極、４０，４１および４２はバイポーラ
・トランジスタのエミッタ、ベースおよびコレクタ電極
である。

つぎに製造法を説明する（不純物拡散のマスクとしての
二酸化シリコンの酸化膜の説明を省略する）。

まずＰ型半導体基板３１の表面に選択的に離間して複数
のＮ型不純物を高濃度に沈着（ディポジション）シ、そ
れを含む前記Ｐ型半導体基板３１上にエビクキシャル法
によってＮ型低不純物濃度の気相成長層３３を形成する
。

このとき、前記ディポジションしたＮ型不純物が拡散し
、Ｎ型埋込み層３２ ａ ｔ ３２ ｂを同時に形成す
る。

つぎに前記Ｎ型気相成長層３３の表面から前記Ｐ型半導
体基板３１に達するＰ型アイソレーション領域３４を拡
散法によって形成することによって、前記Ｎ型気相成長
層３３ａおよび３３ｂに分割する。

つぎに前記Ｎ型気相成長層３３ａおよび３３ｂの表面に
Ｐ型不純物を沈着し、さらにそのＰ型不純物を引伸し拡
散することによって、バイポーラ・トランジスタのベー
ス拡散と同時にＰ型ゲート領域３５ ａ ＞ ３５ ｂ
および３５ｃならびに、Ｐ型ベース領域３５ｄを形成す
る。

このときＰ型ゲート領域３５ａ、３５ｂ、３５ｃは相互
に離間して形成されるようにする〔第３図ｂ〕。

それから前記Ｐ型ゲート領域３５ａ、３５ｂ。

３５ｃによってはさまれた前記Ｎ型気相成長層３３ａの
表面と前記Ｐ型ゲート領域３５ａ。

３５ｂ、３５ｃから離間した前記Ｎ型気相成長層３３ａ
の表面および前記Ｐ型ベース領域３５ｄの表面にＮ型不
純物を高濃度に沈着し、さらにそのＮ型不純物を引伸し
拡散することによって、Ｎ型ソース高不純物濃度領域３
６ａ、３６ｂ１Ｎ型ドレイン高不純物濃度領域３６ｃ１
Ｎ型エミッタ領域３６ｄおよびＮ型コレクタ高不純物濃
度領域３６ｅを形成する。

このときＮ型ソース高不純物濃度領域３６ ａ ＋ ３
６ ｂは前記ゲート領域３５ａ。

３５ｂ 、３５ｃより浅くなるように形成する。

またこれらはバイポーラ・トランジスタのエミッタ拡散
と同時に形成される〔第３図Ｃ〕。

つぎにホトエツチング法によって絶縁酸化膜にコンタク
ト用の窓明けをしたあと、半導体基体全面にアルミニウ
ムを蒸着法によって被覆し、所定パターンにしたがって
前記アルミニウム蒸着膜をエツチング処理する。

これによってゲート電極３７ａ 、３７ｂ 、３７ｃ、
ソース電極３８ａ。

３８ｂ１ ドレイン電極３９ならびにバイポーラ・トラ
ンジスタのエミッタ電極４０、ベース電極４１およびコ
レクタ電極４２を形成する。

上記実施例によればＪ−ＦＥＴの耐圧はゲートとドレイ
ン間の耐圧が支配的であるため、前記Ｎ型ソース高不純
物濃度領域３６ａ、３６ｂの不純物濃度はバイポーラ・
トランジスタのエミッタ領域３６ｄと同程度にし、さら
にゲート領域の不純物濃度を比較的高くしても、高い耐
圧が得られやすい。

つぎに第４図は本発明の他の実施例を示す。

まず、上記実施例の説明における第３図ａのように半導
体領域を形成したあと、イオン打込み法によってＰ型不
純物を打込んでＰ型高不純物濃度層４３．４４，４５を
形成する〔第４図ａ〕。

つぎに前記Ｎ型気相成長層３３ｂの表面にＰ型不純物を
沈着し、引伸し拡散することによってＰ型ベース領域４
６を形成すると同時にそのときの拡散温度によって前記
Ｐ型高不純物濃度層４３，４４゜４５の不純物を前記Ｎ
型気相成長層３３・ａ内に拡散させ、Ｐ型ゲート領域４
３ａ 、４４ａ 、４５ａを形成する〔第４図ｂ〕。

それからあとは上記第３図Ｃおよび第３図ｄの工程と同
じ方法によってＪ−ＦＥＴのソースおよびドレインＮ型
高不純物濃度領域、バイポーラ・トランジスタのＮ型エ
ミッタ領域、コレクタＮ型高不純物濃度領域などが形成
される。

この実施例によれば、Ｐ型ゲート領域４３ａ。

４４ａ 、４５ａをイオン打込み法で形成するため、ゲ
ート領域の不純物濃度を適当に制御することができる。

したがって前記Ｐ型ゲート領域はバイポーラ・トランジ
スタのベース拡散のときの不純物濃度より少くできるの
で耐圧の高いＪ−ＦＥＴを得ることができる。

以上説明した実施例において、Ｊ−ＦＥＴのオン抵抗を
減少させるためにはＪ−ＦＥＴの気相成長層内にコンタ
クトＮ 拡散をおこなってもよい。

また同−半導体基体内にＰＮＰ ｌ−ランジスタとＰチ
ャンネルＪ−ＦＥＴを形成することもできる。

さらにゲート、ソースおよびドレイン領域は複数個形成
してもよいし、ゲートおよびソース領域を円形に形成し
、それらを囲むように相互に離間して、ドレイン領域を
形成することもできる。

したがって本発明による半導体装置の製造法を用いれば
、 （イ）実際Ｊ−ＦＥＴのチャンネルとして働く部分は複
数のゲート領域によってはさまれた気相成長層の一部で
あるので、気相成長層の厚さをピンチオフ電圧と無関係
とすることができる。

とくにゲート領域をイオン打込みでおこなえばゲート領
域間のチャンネル領域幅を制御でき、ピンチオフ電圧の
選択が容易である。

（Ｄ） 複数のゲート領域の深さおよびソース領域の
深さできまるチー１．′ンネル長を１〜１．５μと非常
に狭くすることが可能であるので相互コンダククンス伽
を大きくできる。

（ハ）耐圧に大きく影響するドレイン側チャンネルの不
純物濃度が気相成長層の濃度によってきまるので耐圧が
大きくとれる。

に）Ｊ−ＦＥＴを従来のリニア集積回路の工程を大幅に
変えることなく製造することができる。

（ホ）チャンネル幅（ピンチ電圧）を同一プロセスであ
ってもパターンによって変更できる。

（へ）縦型Ｊ−ＦＥＴであるためオン抵抗を小さくする
ことはパターン的に容易にできるなどの効果がある。

【図面の簡単な説明】

第１図および第２図はバイポーラ・トランジスタと同じ
基体内に形成された従来のＪ−ＦＥＴの略断面図、第３
図は本発明の一実施例であり、製造法を説明するための
Ｊ−ＦＥＴとバイポーラ・トランジスタの縦断面図、第
４図は本発明の他の実施例であり、とくにゲート領域を
イオン打込みで形成する方法を示すための半導体装置の
断面図。 Ｌ２Ｌ３１・・・・・・Ｐ型半導体基板、２，２２゜２
２ａ 、３３．３３ａ 、：３：３ｂ・−・−Ｎ型低不
純物濃度の気相成長層、３・・・・・・Ｐ型チャンネル
領域、４．２６，３５ａ、３５ｂ、３５ｃ、４３ａ。 ４４ａ 、４５ａ・・・・・・Ｎ型ゲート領域、５，２
７・・・・・・絶縁酸化膜、６．３７ａ 、３７ｂ 、
３７ｃ・・・・・・ゲート電極、７ 、２４ 、３８
ａ 、 ３８ ｂ−・−−−−ソース電極、８，２５，
３９・・・・・・ドレイン電極、２３゜３４・・・・・
・アイソレーション領域、３５ｄ、４６・・・・・・ベ
ース領域、３６ｄ・・・・・・エミッタ領域、３６ｅ・
・・・・・コレクタ高不純物濃度領域、４０・・・・・
・エミッタ電極、４１・・・・・・ベース電極、４２・
・・・・・コレクタ電極、 ４３，４４．４５・・・・・・イオン打込み法による高
不純物濃度層。

Claims (1)

【特許請求の範囲】
1. １ アイソレーション層によって互いに分離された第１
   および第２半導体層−主面内にバイポーラトランジスタ
   および電界効果トランジスタをそれぞれ形成する半導体
   装置の製造法において、上記第１半導体層−主面内にバ
   イポーラ・トランジスタのベース領域を形成すると同時
   に上記第２半導体層−主面内であって、その第２半導体
   層主面の一部分をはさむように電界効果トランジスタの
   ゲート領域を形成し、上記ベース領域内にエミッタ領域
   を形成すると同時に上記部分内に第２半導体層よりも高
   い不純物濃度を有する半導体領域を形成し、その半導体
   領域下の第２半導体層を電界効果トランジスタのチャン
   ネル部としたことを特徴とする半導体装置の製造法。