JPS582462B2 - ハンドウタイソウチ - Google Patents

Description

【発明の詳細な説明】 この発明は絶縁基板上に設けられた絶縁ゲート電界効果
トランジスタの改良構造に関する。

例えばサファイヤのような絶縁基板上にシリコン半導体
層をエビタキシャル成長させこの半導体層内に絶縁ゲー
ト電界効果トランジスタを形成した半導体装置はシリコ
ン・オン・サファイヤ（Ｓ・０・Ｓ）として知られてい
る。

第１図はこのＳ・０・Ｓの概略断面図を示しており、同
一絶縁基板に２個のトランジスタＡ，Ｂを作り込んだ例
である。

図中１は絶縁基板例えばサファイヤ基板、２は上記絶縁
基板１上に１μ程度の厚みにエビタキシャル成長させた
シリコン半導体層で、成長後、上記半導体層２内にボロ
ンイオンを注入し、１１８０℃の窒素雰囲気中で拡散し
、４×１０１６ｃｍ−３の濃度のＰ形半導体層を形成す
る。

３及び４は上記Ｐ形半導体層２内に１０００℃の雰囲気
中でホスフインＰＨ３を不純物源としてドープしてＮ形
領域として形成されたソース領域及びドレイン領域、５
は上記半導体層上に１０００℃にて水素と酸素の混合気
体中で熱酸化して形成された１３５０オングストローム
のシリコン酸化膜でチャンネル領域上に有するものはゲ
ート酸化膜として作用する。

６は上記ゲート酸化膜５上にアルミニウム蒸着により形
成されたゲート電極、７は上記ソース領域３にオーミツ
クコンタクトされるソース電極、８は上記ドレイン領域
４にオーミツクコンタクトされるドレイン電極である。

このＳ・Ｏ・Ｓは素子間分離がエピ層２の除去によりな
されるので容易且つ完全であり、又素子間リークの心配
がない。

ソース及びドレイン領域の拡散距離が少ないので、ゲー
ト電極６とエビ層２の重なりが少ない、又エピ層２の膜
厚が１μ以下と小さい、更には下部が絶縁基板１である
ことから拡散接合容量も極めて少ない等の特徴があり、
高速動作、低消費電力の素子として最適である。

しかしながらチャネル形成領域下のエビ層２（以下電気
的基板と称す）の電位が、従来のシリコン単結晶表面に
形成された素子のようにソース領域と電気的に接続され
ないので浮動的であり、このため素子のゲート電圧をチ
ャネル形成のしきい値電圧Ｖｔｃより高い電圧に固定し
、ドレイン電圧を高くしていくと第２図に示すようにあ
るしきい値電圧Ｖｔｋを越すと従来のシリコン単結晶表
面に形成された素子では飽和領域（曲線Ａ）であるにも
拘らず、Ｓ・Ｏ・Ｓの場合は曲線Ｂのごとくドレイン電
流が増大しはじめる。

この現象をキンク効果と称し、素子の消費電力が増大す
る原因となっていた。

上記キンク効果が現われるしきい値電圧Ｖｔｋはチャネ
ル長Ｌが長い程、又チャネル幅Ｗが狭い程高くなること
が判っている。

このため、しきい値電圧Ｖｔｋを上げるためにはチャネ
ル長Ｌを長くするとよいが、反面、素子の相互コンダク
タンスｇｍはｇｎ≒Ｗ／Ｌ・μ−Ｃｏｘ（但しμは電子
の移動度、Ｃｏｘはゲート酸化膜の単位面積当りの静電
容量である）で表わされるため、ｇｍをある値に保持す
るためにはチャネル幅Ｗをそれぞれに応じて大きくしな
ければならないこのため素子の占有面積が大きくなり集
積密度が低下するという問題があった。

この発明はこの点に鑑みてなされたもので、チャネル長
しは必要以上に大きくすることなくチャネル幅に改良を
加えることによってしきい値電圧Ｖｔｋを上昇させ、キ
ンク効果の低減を図ることを目的とするものである。

第３図は本発明の基本となるＮチャネルトランジスタに
おけるキンク効果に対するしきい値電圧Ｖｔｋのチャネ
ル長Ｌ依存性（同図ａ）とチャネル幅Ｗ依存性（同図ｂ
）を測定した結果を示すものであり、前述したごとくキ
ンク効果が現われるしきい値電Ｖｔｋはチャネル長しが
長いほど、又チャネル幅Ｗが狭いほど高くなることが判
る。

例えばチャネル幅Ｗとして１００μを必要とする場合第
３図ｂからＶｔｋは３．０５Ｖある。

ところがこれを５０μの素子２個に分割すればＶｔｋは
３．３ｖに上昇し、更に２５μの素子４個に分割すれ１
５ｔｋは３．５５Ｖが得られるにも拘らず相互コンダク
タンスｇｍは変化しないことが見出された，すなわち、
これを更に図面に従って詳述すると第４図ａは従来の製
法によるＳ・Ｏ・Ｓの上面図でチャネル幅Ｗが１００μ
、チャネル長Ｌが２５μのもの、第４図ｂはこの発明の
一実施例を示す第４図ａと等価な相互コンダクタンスが
得られるチャネル幅２５μ、チャネル長Ｌ２５μの分割
型チャネルのものを示している。

第４図ｂに示すこの発明のものは４分割型チャネルを示
しており、その製造は従来と全く同一方法で形成された
エビ成長半導体層２のチャネル領域のみにエッチング法
等による約５μ幅の溝９を３個設けることにより、ソー
ス領域３及びドレイン領域４を共有した状態で、２５μ
のチャネル幅を有する素子を４個作成したものである。

分割された各チャネルに流れるドレイン電流ＩＤｔ〜Ｉ
Ｄ４はその各チャネル幅を図示のごとくＷ１〜Ｗ４（但
しＷ１＝Ｗ２＝Ｗ３Ｗ４）とすればＩＤ４についても同
様である。

一方この素子の相互コンダクタンスｇｍは全体のドレイ
ン電流（ＩＤＩ＋ＴＤ２＋ＩＤ３＋ＩＤ４）に比例する
から、結局 となり素子の相互コンダクタンスｇｍは従来のものと変
わりはない。

以上のようにこの発明は絶縁基板上に形成された半導体
層内にソース領域、チャネル領域及びドレイン領域から
なる絶縁ゲート電界効果トランジスタを形成したものに
おいて、前記チャネル領域をソース領域及びドレイン領
域を共有した複数個の領域に分割したことを特徴とする
もので、これによりチャネル長を必要以上に大きくする
ことなく、しきい電圧Ｖｔｋを上昇させ、キンク効果の
低減を図ることができるものである。

なお上記実施例においては４分割型チャネルについて説
明したが、これに限られず適当な、任意の数に分割する
ことができるのにもちろんである。

またチャネルを分割することにより若干の占有面積の増
大を伴うがその割合は極めて少ないので問題はない。

【図面の簡単な説明】

第１図は同一絶縁基板に２個のトランジスタＡ，Ｂを作
り込んだＳ・Ｏ・Ｓの概略断面図、第２図はキンク効果
が現われる状態を示すドレイン電圧一ドレイン電流特性
図、第３図ａ，ｂは本発明の基本となるＮチャネルトラ
ンジスタにおけるキンク効果に対するしきい値電圧のチ
ャネル長依存性、及びチャネル幅依存性を示す特性図、
第４図ａは従来の製法による素子の上面図であり、第４
図ｂは本発明の一実施例を示す４分割チャネルの上面図
である。 図中同一符号は同一又は相当部分を示している。 １……絶縁基板、２……チャネル領域（エビタキシャル
半導体層）、３……ソース領域、４……ドレイン領域、
５……絶縁膜、６……ゲート電極、７……ソース電極、
８……ドレイン電極。

Claims (1)

【特許請求の範囲】
1. １ 絶縁基板と、この絶縁基板上に形成された半導体層
   と、この半導体層内に形成されたチャンネル領域と、互
   にこのチャンネル領域をはさんで上記半導体層内に形成
   されたソース領域およびドレイン領域と、上記チャンネ
   ル領域上にゲート絶縁膜を介して形成されたゲート電極
   と、上記ソース領域およびドレイン領域にそれぞれ電気
   的に接続されたソースおよびドレイン電極とを備え、上
   記ゲート電極は共通のままで、上記チャンネル領域をソ
   ース領域およびドレイン領域を共有して幅方向に複数個
   の領域に分割したことを特徴とする半導体装置。