JPS582462B2 - ハンドウタイソウチ - Google Patents
ハンドウタイソウチInfo
- Publication number
- JPS582462B2 JPS582462B2 JP50097736A JP9773675A JPS582462B2 JP S582462 B2 JPS582462 B2 JP S582462B2 JP 50097736 A JP50097736 A JP 50097736A JP 9773675 A JP9773675 A JP 9773675A JP S582462 B2 JPS582462 B2 JP S582462B2
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- Japan
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- channel
- region
- drain
- semiconductor layer
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Description
【発明の詳細な説明】
この発明は絶縁基板上に設けられた絶縁ゲート電界効果
トランジスタの改良構造に関する。
トランジスタの改良構造に関する。
例えばサファイヤのような絶縁基板上にシリコン半導体
層をエビタキシャル成長させこの半導体層内に絶縁ゲー
ト電界効果トランジスタを形成した半導体装置はシリコ
ン・オン・サファイヤ(S・0・S)として知られてい
る。
層をエビタキシャル成長させこの半導体層内に絶縁ゲー
ト電界効果トランジスタを形成した半導体装置はシリコ
ン・オン・サファイヤ(S・0・S)として知られてい
る。
第1図はこのS・0・Sの概略断面図を示しており、同
一絶縁基板に2個のトランジスタA,Bを作り込んだ例
である。
一絶縁基板に2個のトランジスタA,Bを作り込んだ例
である。
図中1は絶縁基板例えばサファイヤ基板、2は上記絶縁
基板1上に1μ程度の厚みにエビタキシャル成長させた
シリコン半導体層で、成長後、上記半導体層2内にボロ
ンイオンを注入し、1180℃の窒素雰囲気中で拡散し
、4×1016cm−3の濃度のP形半導体層を形成す
る。
基板1上に1μ程度の厚みにエビタキシャル成長させた
シリコン半導体層で、成長後、上記半導体層2内にボロ
ンイオンを注入し、1180℃の窒素雰囲気中で拡散し
、4×1016cm−3の濃度のP形半導体層を形成す
る。
3及び4は上記P形半導体層2内に1000℃の雰囲気
中でホスフインPH3を不純物源としてドープしてN形
領域として形成されたソース領域及びドレイン領域、5
は上記半導体層上に1000℃にて水素と酸素の混合気
体中で熱酸化して形成された1350オングストローム
のシリコン酸化膜でチャンネル領域上に有するものはゲ
ート酸化膜として作用する。
中でホスフインPH3を不純物源としてドープしてN形
領域として形成されたソース領域及びドレイン領域、5
は上記半導体層上に1000℃にて水素と酸素の混合気
体中で熱酸化して形成された1350オングストローム
のシリコン酸化膜でチャンネル領域上に有するものはゲ
ート酸化膜として作用する。
6は上記ゲート酸化膜5上にアルミニウム蒸着により形
成されたゲート電極、7は上記ソース領域3にオーミツ
クコンタクトされるソース電極、8は上記ドレイン領域
4にオーミツクコンタクトされるドレイン電極である。
成されたゲート電極、7は上記ソース領域3にオーミツ
クコンタクトされるソース電極、8は上記ドレイン領域
4にオーミツクコンタクトされるドレイン電極である。
このS・O・Sは素子間分離がエピ層2の除去によりな
されるので容易且つ完全であり、又素子間リークの心配
がない。
されるので容易且つ完全であり、又素子間リークの心配
がない。
ソース及びドレイン領域の拡散距離が少ないので、ゲー
ト電極6とエビ層2の重なりが少ない、又エピ層2の膜
厚が1μ以下と小さい、更には下部が絶縁基板1である
ことから拡散接合容量も極めて少ない等の特徴があり、
高速動作、低消費電力の素子として最適である。
ト電極6とエビ層2の重なりが少ない、又エピ層2の膜
厚が1μ以下と小さい、更には下部が絶縁基板1である
ことから拡散接合容量も極めて少ない等の特徴があり、
高速動作、低消費電力の素子として最適である。
しかしながらチャネル形成領域下のエビ層2(以下電気
的基板と称す)の電位が、従来のシリコン単結晶表面に
形成された素子のようにソース領域と電気的に接続され
ないので浮動的であり、このため素子のゲート電圧をチ
ャネル形成のしきい値電圧Vtcより高い電圧に固定し
、ドレイン電圧を高くしていくと第2図に示すようにあ
るしきい値電圧Vtkを越すと従来のシリコン単結晶表
面に形成された素子では飽和領域(曲線A)であるにも
拘らず、S・O・Sの場合は曲線Bのごとくドレイン電
流が増大しはじめる。
的基板と称す)の電位が、従来のシリコン単結晶表面に
形成された素子のようにソース領域と電気的に接続され
ないので浮動的であり、このため素子のゲート電圧をチ
ャネル形成のしきい値電圧Vtcより高い電圧に固定し
、ドレイン電圧を高くしていくと第2図に示すようにあ
るしきい値電圧Vtkを越すと従来のシリコン単結晶表
面に形成された素子では飽和領域(曲線A)であるにも
拘らず、S・O・Sの場合は曲線Bのごとくドレイン電
流が増大しはじめる。
この現象をキンク効果と称し、素子の消費電力が増大す
る原因となっていた。
る原因となっていた。
上記キンク効果が現われるしきい値電圧Vtkはチャネ
ル長Lが長い程、又チャネル幅Wが狭い程高くなること
が判っている。
ル長Lが長い程、又チャネル幅Wが狭い程高くなること
が判っている。
このため、しきい値電圧Vtkを上げるためにはチャネ
ル長Lを長くするとよいが、反面、素子の相互コンダク
タンスgmはgn≒W/L・μ−Cox(但しμは電子
の移動度、Coxはゲート酸化膜の単位面積当りの静電
容量である)で表わされるため、gmをある値に保持す
るためにはチャネル幅Wをそれぞれに応じて大きくしな
ければならないこのため素子の占有面積が大きくなり集
積密度が低下するという問題があった。
ル長Lを長くするとよいが、反面、素子の相互コンダク
タンスgmはgn≒W/L・μ−Cox(但しμは電子
の移動度、Coxはゲート酸化膜の単位面積当りの静電
容量である)で表わされるため、gmをある値に保持す
るためにはチャネル幅Wをそれぞれに応じて大きくしな
ければならないこのため素子の占有面積が大きくなり集
積密度が低下するという問題があった。
この発明はこの点に鑑みてなされたもので、チャネル長
しは必要以上に大きくすることなくチャネル幅に改良を
加えることによってしきい値電圧Vtkを上昇させ、キ
ンク効果の低減を図ることを目的とするものである。
しは必要以上に大きくすることなくチャネル幅に改良を
加えることによってしきい値電圧Vtkを上昇させ、キ
ンク効果の低減を図ることを目的とするものである。
第3図は本発明の基本となるNチャネルトランジスタに
おけるキンク効果に対するしきい値電圧Vtkのチャネ
ル長L依存性(同図a)とチャネル幅W依存性(同図b
)を測定した結果を示すものであり、前述したごとくキ
ンク効果が現われるしきい値電Vtkはチャネル長しが
長いほど、又チャネル幅Wが狭いほど高くなることが判
る。
おけるキンク効果に対するしきい値電圧Vtkのチャネ
ル長L依存性(同図a)とチャネル幅W依存性(同図b
)を測定した結果を示すものであり、前述したごとくキ
ンク効果が現われるしきい値電Vtkはチャネル長しが
長いほど、又チャネル幅Wが狭いほど高くなることが判
る。
例えばチャネル幅Wとして100μを必要とする場合第
3図bからVtkは3.05Vある。
3図bからVtkは3.05Vある。
ところがこれを50μの素子2個に分割すればVtkは
3.3vに上昇し、更に25μの素子4個に分割すれ1
5tkは3.55Vが得られるにも拘らず相互コンダク
タンスgmは変化しないことが見出された,すなわち、
これを更に図面に従って詳述すると第4図aは従来の製
法によるS・O・Sの上面図でチャネル幅Wが100μ
、チャネル長Lが25μのもの、第4図bはこの発明の
一実施例を示す第4図aと等価な相互コンダクタンスが
得られるチャネル幅25μ、チャネル長L25μの分割
型チャネルのものを示している。
3.3vに上昇し、更に25μの素子4個に分割すれ1
5tkは3.55Vが得られるにも拘らず相互コンダク
タンスgmは変化しないことが見出された,すなわち、
これを更に図面に従って詳述すると第4図aは従来の製
法によるS・O・Sの上面図でチャネル幅Wが100μ
、チャネル長Lが25μのもの、第4図bはこの発明の
一実施例を示す第4図aと等価な相互コンダクタンスが
得られるチャネル幅25μ、チャネル長L25μの分割
型チャネルのものを示している。
第4図bに示すこの発明のものは4分割型チャネルを示
しており、その製造は従来と全く同一方法で形成された
エビ成長半導体層2のチャネル領域のみにエッチング法
等による約5μ幅の溝9を3個設けることにより、ソー
ス領域3及びドレイン領域4を共有した状態で、25μ
のチャネル幅を有する素子を4個作成したものである。
しており、その製造は従来と全く同一方法で形成された
エビ成長半導体層2のチャネル領域のみにエッチング法
等による約5μ幅の溝9を3個設けることにより、ソー
ス領域3及びドレイン領域4を共有した状態で、25μ
のチャネル幅を有する素子を4個作成したものである。
分割された各チャネルに流れるドレイン電流IDt〜I
D4はその各チャネル幅を図示のごとくW1〜W4(但
しW1=W2=W3W4)とすればID4についても同
様である。
D4はその各チャネル幅を図示のごとくW1〜W4(但
しW1=W2=W3W4)とすればID4についても同
様である。
一方この素子の相互コンダクタンスgmは全体のドレイ
ン電流(IDI+TD2+ID3+ID4)に比例する
から、結局 となり素子の相互コンダクタンスgmは従来のものと変
わりはない。
ン電流(IDI+TD2+ID3+ID4)に比例する
から、結局 となり素子の相互コンダクタンスgmは従来のものと変
わりはない。
以上のようにこの発明は絶縁基板上に形成された半導体
層内にソース領域、チャネル領域及びドレイン領域から
なる絶縁ゲート電界効果トランジスタを形成したものに
おいて、前記チャネル領域をソース領域及びドレイン領
域を共有した複数個の領域に分割したことを特徴とする
もので、これによりチャネル長を必要以上に大きくする
ことなく、しきい電圧Vtkを上昇させ、キンク効果の
低減を図ることができるものである。
層内にソース領域、チャネル領域及びドレイン領域から
なる絶縁ゲート電界効果トランジスタを形成したものに
おいて、前記チャネル領域をソース領域及びドレイン領
域を共有した複数個の領域に分割したことを特徴とする
もので、これによりチャネル長を必要以上に大きくする
ことなく、しきい電圧Vtkを上昇させ、キンク効果の
低減を図ることができるものである。
なお上記実施例においては4分割型チャネルについて説
明したが、これに限られず適当な、任意の数に分割する
ことができるのにもちろんである。
明したが、これに限られず適当な、任意の数に分割する
ことができるのにもちろんである。
またチャネルを分割することにより若干の占有面積の増
大を伴うがその割合は極めて少ないので問題はない。
大を伴うがその割合は極めて少ないので問題はない。
第1図は同一絶縁基板に2個のトランジスタA,Bを作
り込んだS・O・Sの概略断面図、第2図はキンク効果
が現われる状態を示すドレイン電圧一ドレイン電流特性
図、第3図a,bは本発明の基本となるNチャネルトラ
ンジスタにおけるキンク効果に対するしきい値電圧のチ
ャネル長依存性、及びチャネル幅依存性を示す特性図、
第4図aは従来の製法による素子の上面図であり、第4
図bは本発明の一実施例を示す4分割チャネルの上面図
である。 図中同一符号は同一又は相当部分を示している。 1……絶縁基板、2……チャネル領域(エビタキシャル
半導体層)、3……ソース領域、4……ドレイン領域、
5……絶縁膜、6……ゲート電極、7……ソース電極、
8……ドレイン電極。
り込んだS・O・Sの概略断面図、第2図はキンク効果
が現われる状態を示すドレイン電圧一ドレイン電流特性
図、第3図a,bは本発明の基本となるNチャネルトラ
ンジスタにおけるキンク効果に対するしきい値電圧のチ
ャネル長依存性、及びチャネル幅依存性を示す特性図、
第4図aは従来の製法による素子の上面図であり、第4
図bは本発明の一実施例を示す4分割チャネルの上面図
である。 図中同一符号は同一又は相当部分を示している。 1……絶縁基板、2……チャネル領域(エビタキシャル
半導体層)、3……ソース領域、4……ドレイン領域、
5……絶縁膜、6……ゲート電極、7……ソース電極、
8……ドレイン電極。
Claims (1)
- 1 絶縁基板と、この絶縁基板上に形成された半導体層
と、この半導体層内に形成されたチャンネル領域と、互
にこのチャンネル領域をはさんで上記半導体層内に形成
されたソース領域およびドレイン領域と、上記チャンネ
ル領域上にゲート絶縁膜を介して形成されたゲート電極
と、上記ソース領域およびドレイン領域にそれぞれ電気
的に接続されたソースおよびドレイン電極とを備え、上
記ゲート電極は共通のままで、上記チャンネル領域をソ
ース領域およびドレイン領域を共有して幅方向に複数個
の領域に分割したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50097736A JPS582462B2 (ja) | 1975-08-12 | 1975-08-12 | ハンドウタイソウチ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50097736A JPS582462B2 (ja) | 1975-08-12 | 1975-08-12 | ハンドウタイソウチ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5221776A JPS5221776A (en) | 1977-02-18 |
JPS582462B2 true JPS582462B2 (ja) | 1983-01-17 |
Family
ID=14200171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50097736A Expired JPS582462B2 (ja) | 1975-08-12 | 1975-08-12 | ハンドウタイソウチ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS582462B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62196787U (ja) * | 1987-06-09 | 1987-12-14 | ||
JP2775273B2 (ja) * | 1988-09-14 | 1998-07-16 | 本田技研工業株式会社 | 自動二輪車 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS556134Y2 (ja) * | 1971-12-14 | 1980-02-12 |
-
1975
- 1975-08-12 JP JP50097736A patent/JPS582462B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5221776A (en) | 1977-02-18 |
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