JPS626670B2 - - Google Patents
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- JPS626670B2 JPS626670B2 JP2491480A JP2491480A JPS626670B2 JP S626670 B2 JPS626670 B2 JP S626670B2 JP 2491480 A JP2491480 A JP 2491480A JP 2491480 A JP2491480 A JP 2491480A JP S626670 B2 JPS626670 B2 JP S626670B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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Description
【発明の詳細な説明】
本発明はノーマリ・オフ形で３極管（Triode
―Like）特性を有する絶縁ゲート型電界効果ト
ランジスタ（以下MOSFETと称す）に関するも
のである。
―Like）特性を有する絶縁ゲート型電界効果ト
ランジスタ（以下MOSFETと称す）に関するも
のである。
第１図は1966年にJ.A.GEURSTによつて報告
されたMOSFETのピンチオフ近傍における理論
の説明図で、ソース、ドレインの深さが非常に浅
くドレイン電流が非常に薄い層を流れ、かつゲー
ト電極がチヤネルに対して対称的に存在する場合
の理想的なMOSFETの概略図である。図中、Ｔp
ｘはゲート酸化膜厚、Ｌはソース・ドレイン間の
距離（チヤネル長）である。このMOSFETにお
いてGEURSTは第２図に示す様にＬ／Ｔpxを変
えるとドレイン電流ＩD―ドレイン電圧ＶD特性が
飽和型から非飽和型（Triode―Like）になるこ
とを報告している。GEURSTの理論はMOSFET
の理想的な構造で論じられているが、現実的には
ゲート電極は１つでありソース、ドレインの深さ
は0.3μｍ位は存在し、又ソース・ドレイン間に
流れる電流は非常に薄い層を流れるとは限らな
い。例えば高集積化を目的とする短チヤネル
MOSFETにおいては印加されたドレイン電圧に
よつてソース・ドレイン間にパンチスルーが起こ
り、ゲート酸化膜―基板界面よりかなり深い位置
を流れ、第３図に示す如く通常のMOSFETの特
性Ａと比べサブスレツシヨールド領域の特性が悪
化した特性Ｂのようになる。更にパンチスルー状
態では電流がゲート酸化膜―基板界面より深い位
置を流れるためゲート電圧によるドレイン電流の
可制御性が悪く、第４図に示す如く変換コンダク
タンスｇnが小さくなるという不都合さを招く。
されたMOSFETのピンチオフ近傍における理論
の説明図で、ソース、ドレインの深さが非常に浅
くドレイン電流が非常に薄い層を流れ、かつゲー
ト電極がチヤネルに対して対称的に存在する場合
の理想的なMOSFETの概略図である。図中、Ｔp
ｘはゲート酸化膜厚、Ｌはソース・ドレイン間の
距離（チヤネル長）である。このMOSFETにお
いてGEURSTは第２図に示す様にＬ／Ｔpxを変
えるとドレイン電流ＩD―ドレイン電圧ＶD特性が
飽和型から非飽和型（Triode―Like）になるこ
とを報告している。GEURSTの理論はMOSFET
の理想的な構造で論じられているが、現実的には
ゲート電極は１つでありソース、ドレインの深さ
は0.3μｍ位は存在し、又ソース・ドレイン間に
流れる電流は非常に薄い層を流れるとは限らな
い。例えば高集積化を目的とする短チヤネル
MOSFETにおいては印加されたドレイン電圧に
よつてソース・ドレイン間にパンチスルーが起こ
り、ゲート酸化膜―基板界面よりかなり深い位置
を流れ、第３図に示す如く通常のMOSFETの特
性Ａと比べサブスレツシヨールド領域の特性が悪
化した特性Ｂのようになる。更にパンチスルー状
態では電流がゲート酸化膜―基板界面より深い位
置を流れるためゲート電圧によるドレイン電流の
可制御性が悪く、第４図に示す如く変換コンダク
タンスｇnが小さくなるという不都合さを招く。
第５図は前述のパンチスルーによるドレイン電
流のリーク電流を抑制するためにチヤネル領域の
深い部分のソース・ドレイン間全てに基板と同じ
導電型の高不純物濃度埋込み層を設けた従来のＮ
チヤネルMOSFETの構造を示した概略断面図で
ある。図中１は例えば低濃度不純物をもつＰ型シ
リコン基板、２はシリコン基板１の一主面を熱酸
化して形成されたゲート絶縁膜（SiO2）、３はゲ
ート絶縁膜２の表面に形成されたゲート電極であ
る多結晶シリコン層、４，５はそれぞれシリコン
基板１の表面部にＮ型不純物を選択的に拡散する
ことにより形成されたソース及びドレイン領域、
６はシリコン基板１の表面部を酸化することによ
り形成された素子間分離用のフイールド酸化膜、
７はチヤネルストツパー、８はパンチスルー抑制
のための高濃度埋込み層、そして９はとり囲まれ
た基板と同じ不純物濃度のチヤネル領域である。
この構造にあつては従来実効チヤネル長Ｌeffと
ゲート酸化膜厚Ｔpxの比はＬeff／Ｔpx≒50以上と
選ばれ、従つて第６図に示す如く電流―電圧特性
は飽和型を示していたが、更に高集積化を図るた
め素子の微細化を速めると、ソース及びドレイン
の基板に対する接合電位でさえゲート・ドレイン
間のパンチスルーが起つてしまう。これを阻止す
る様にチヤネル領域９の表面不純物濃度を増大さ
せると、キヤリアの移動度が低下したり、ドレイ
ン耐圧の低下を招く。また高濃度における接合電
位によつて生ずる空乏層幅以下に実効チヤネル長
を小さく設定すると、従来の飽和型の電流―電圧
特性は到底実現不可能な領域となつてしまう。こ
こに飽和型の特性を得る限界が見られる。
流のリーク電流を抑制するためにチヤネル領域の
深い部分のソース・ドレイン間全てに基板と同じ
導電型の高不純物濃度埋込み層を設けた従来のＮ
チヤネルMOSFETの構造を示した概略断面図で
ある。図中１は例えば低濃度不純物をもつＰ型シ
リコン基板、２はシリコン基板１の一主面を熱酸
化して形成されたゲート絶縁膜（SiO2）、３はゲ
ート絶縁膜２の表面に形成されたゲート電極であ
る多結晶シリコン層、４，５はそれぞれシリコン
基板１の表面部にＮ型不純物を選択的に拡散する
ことにより形成されたソース及びドレイン領域、
６はシリコン基板１の表面部を酸化することによ
り形成された素子間分離用のフイールド酸化膜、
７はチヤネルストツパー、８はパンチスルー抑制
のための高濃度埋込み層、そして９はとり囲まれ
た基板と同じ不純物濃度のチヤネル領域である。
この構造にあつては従来実効チヤネル長Ｌeffと
ゲート酸化膜厚Ｔpxの比はＬeff／Ｔpx≒50以上と
選ばれ、従つて第６図に示す如く電流―電圧特性
は飽和型を示していたが、更に高集積化を図るた
め素子の微細化を速めると、ソース及びドレイン
の基板に対する接合電位でさえゲート・ドレイン
間のパンチスルーが起つてしまう。これを阻止す
る様にチヤネル領域９の表面不純物濃度を増大さ
せると、キヤリアの移動度が低下したり、ドレイ
ン耐圧の低下を招く。また高濃度における接合電
位によつて生ずる空乏層幅以下に実効チヤネル長
を小さく設定すると、従来の飽和型の電流―電圧
特性は到底実現不可能な領域となつてしまう。こ
こに飽和型の特性を得る限界が見られる。
本発明は低濃度の半導体基板を用い、ソース・
ドレイン間の実効チヤネル長Ｌeffとゲート酸化
膜厚Ｔpxとの比（Ｌeff／Ｔpx）を小さく設定し、
チヤネル領域の内部に基板と同じ導電型の高不純
物濃度埋込み層を設けると共に表面部にも同じ導
電型の不純物濃度層を設けることによつてノーマ
リ・オフ形の３極管特性の最適化を図つた微細
MOSFETを提供するものである。
ドレイン間の実効チヤネル長Ｌeffとゲート酸化
膜厚Ｔpxとの比（Ｌeff／Ｔpx）を小さく設定し、
チヤネル領域の内部に基板と同じ導電型の高不純
物濃度埋込み層を設けると共に表面部にも同じ導
電型の不純物濃度層を設けることによつてノーマ
リ・オフ形の３極管特性の最適化を図つた微細
MOSFETを提供するものである。
この発明に係るMOSFETの基本構造は第５図
と異ならない。この発明においてはこの第５図の
構造で微細化を進めたときに良好な３極管特性を
得るべく、(1)基板１およびチヤネル領域９の不純
物濃度を４×1015／cm2以下とすること、(2)高不純
物濃度埋込み層８のチヤネル領域９表面からの深
さを0.4μｍ以下とすること、(3)ゲート絶縁膜２
の膜厚Ｔpxを1000〜3000Åに選びかつこの膜厚と
実効チヤネル長ＬeffのＬeff／Ｔpxを10以下にする
こと、(4)チヤネル領域とゲート絶縁膜の界面にチ
ヤネル領域と同じ導電型で厚さが0.1μｍ以下、
不純物濃度が１×1016〜５×1016／cm3の不純物濃
度層を設けたこと、を骨子としている。
と異ならない。この発明においてはこの第５図の
構造で微細化を進めたときに良好な３極管特性を
得るべく、(1)基板１およびチヤネル領域９の不純
物濃度を４×1015／cm2以下とすること、(2)高不純
物濃度埋込み層８のチヤネル領域９表面からの深
さを0.4μｍ以下とすること、(3)ゲート絶縁膜２
の膜厚Ｔpxを1000〜3000Åに選びかつこの膜厚と
実効チヤネル長ＬeffのＬeff／Ｔpxを10以下にする
こと、(4)チヤネル領域とゲート絶縁膜の界面にチ
ヤネル領域と同じ導電型で厚さが0.1μｍ以下、
不純物濃度が１×1016〜５×1016／cm3の不純物濃
度層を設けたこと、を骨子としている。
まず、上記(1)〜(3)の条件を満たすことによつて
良好な３極管特性が得られることを以下にデータ
に基づいて詳細に説明する。
良好な３極管特性が得られることを以下にデータ
に基づいて詳細に説明する。
第５図に示す構造において可制御性の良い３極
管特性のMOSFETを得るには、埋込み層８によ
り深い位置におけるパンチスルーを抑制し、一方
チヤネル領域９では積極的にパンチスルーが起こ
りやすい様に例えば基板不純物濃度を下げると共
に、ソース、ドレインの拡散深さｘjを大きく、
ゲート絶縁膜厚を厚くすることが望ましい。チヤ
ネル領域９の表面濃度ＮSF1が高い場合やゲート
絶縁膜厚Ｔpxが薄すぎる場合には非常に大きいド
レイン電圧領域において３極管特性が現われるの
で回路構成にあつては高電源電圧が必要となり不
都合となる。更にゲート絶縁膜厚Ｔpxが薄い場合
は従来の表面反転電流（チヤネル電流）が流れ易
くなるため、第７図に示す如く３極管特性に歪み
を生ずる。一方埋込み層８の位置が深すぎる場合
やゲート絶縁膜厚Ｔpxが厚すぎる場合にはドレイ
ン電流のゲート電圧による可制御性が悪くまた
MOSFETの変換コンダクタンスｇn＝ΔＩD／Δ
ＶGが小さくなるためデバイスとして好ましくな
い。従つて好ましい３極管特性をもつデバイスを
得るにはそのデバイスパラメータの最適化が必要
である。第８図はＰ型基板１の不純物濃度Ｎsub
＝５×1014／cm3、高濃度埋込み層８の厚さとその
濃度をそれぞれx2＝0.5μｍ、ＮSF2＝２×1016／
cm3、その位置すなわちチヤネル領域９の表面から
の距離をx1＝0.3μｍ、ゲート絶縁膜Ｔpx＝2000
Å、実効チヤネル長Ｌeff＝１μｍ、ソース、ド
レイン拡散層の深さｘj＝0.3μｍのデバイスパラ
メータをもつMOSFETに基板バイアスＶSVB＝
0V、ドレイン電圧ＶD、そしてゲート電圧ＶGを
印加した時のドレイン電流―ドレイン電圧特性を
示している。ドレイン電流ＩDはチヤネル幅Ｗで
規格化してある。この構造にあつてはソース、ド
レイン拡散層深さｘjは深い程望ましく、拡散層
深さの多少の変動に対してドレイン電流は殆んど
変わらないという特徴がある。またｘjが大きい
ため回路を構成するに必要なコンタクトに関しそ
のつき抜けによる不良が起きないという利点があ
る。
管特性のMOSFETを得るには、埋込み層８によ
り深い位置におけるパンチスルーを抑制し、一方
チヤネル領域９では積極的にパンチスルーが起こ
りやすい様に例えば基板不純物濃度を下げると共
に、ソース、ドレインの拡散深さｘjを大きく、
ゲート絶縁膜厚を厚くすることが望ましい。チヤ
ネル領域９の表面濃度ＮSF1が高い場合やゲート
絶縁膜厚Ｔpxが薄すぎる場合には非常に大きいド
レイン電圧領域において３極管特性が現われるの
で回路構成にあつては高電源電圧が必要となり不
都合となる。更にゲート絶縁膜厚Ｔpxが薄い場合
は従来の表面反転電流（チヤネル電流）が流れ易
くなるため、第７図に示す如く３極管特性に歪み
を生ずる。一方埋込み層８の位置が深すぎる場合
やゲート絶縁膜厚Ｔpxが厚すぎる場合にはドレイ
ン電流のゲート電圧による可制御性が悪くまた
MOSFETの変換コンダクタンスｇn＝ΔＩD／Δ
ＶGが小さくなるためデバイスとして好ましくな
い。従つて好ましい３極管特性をもつデバイスを
得るにはそのデバイスパラメータの最適化が必要
である。第８図はＰ型基板１の不純物濃度Ｎsub
＝５×1014／cm3、高濃度埋込み層８の厚さとその
濃度をそれぞれx2＝0.5μｍ、ＮSF2＝２×1016／
cm3、その位置すなわちチヤネル領域９の表面から
の距離をx1＝0.3μｍ、ゲート絶縁膜Ｔpx＝2000
Å、実効チヤネル長Ｌeff＝１μｍ、ソース、ド
レイン拡散層の深さｘj＝0.3μｍのデバイスパラ
メータをもつMOSFETに基板バイアスＶSVB＝
0V、ドレイン電圧ＶD、そしてゲート電圧ＶGを
印加した時のドレイン電流―ドレイン電圧特性を
示している。ドレイン電流ＩDはチヤネル幅Ｗで
規格化してある。この構造にあつてはソース、ド
レイン拡散層深さｘjは深い程望ましく、拡散層
深さの多少の変動に対してドレイン電流は殆んど
変わらないという特徴がある。またｘjが大きい
ため回路を構成するに必要なコンタクトに関しそ
のつき抜けによる不良が起きないという利点があ
る。
第９図は高濃度埋込み層８の位置x1をパラメー
タとし、x2＝1.5μｍ、ｘj＝0.8μｍの他は第８図
の場合と同様の条件としてドレイン電流―ゲート
電圧特性を求めた結果である。この図からx1がお
よそ0.5μｍ以上になるとドレイン電流が指数関
数的に依存せず裾をひく特性を示し、これはデバ
イスのスイツチングにおいて漏洩電流の増大を招
き好ましくない結果となる。従つて裾をひく特性
が現われるドレイン電流ＩD／Ｗの最小値を〜
10-12A／μｍと設定するとx1はおよそ0.47μｍ
（≡ｘ1nax）となる。
タとし、x2＝1.5μｍ、ｘj＝0.8μｍの他は第８図
の場合と同様の条件としてドレイン電流―ゲート
電圧特性を求めた結果である。この図からx1がお
よそ0.5μｍ以上になるとドレイン電流が指数関
数的に依存せず裾をひく特性を示し、これはデバ
イスのスイツチングにおいて漏洩電流の増大を招
き好ましくない結果となる。従つて裾をひく特性
が現われるドレイン電流ＩD／Ｗの最小値を〜
10-12A／μｍと設定するとx1はおよそ0.47μｍ
（≡ｘ1nax）となる。
次に第１０図にｘ1naxのドレイン電圧ＶD依存
性を示す。他のパラメータは第９図の場合と同じ
である。この様にｘ1naxはＶDの増大に従つて低
下するから電源電圧ＶDD＝10Vとするとｘ1nax≒
0.4μｍ以下とする必要があることが判る。一
方、３極管特性が現われる目安となるドレイン電
流ＩD／Ｗ＝10- 7A／μｍにおけるドレイン電圧
ＶDのチヤネル領域表面濃度ＮSF1依存性を第１１
図に示す。先と同様にＶDの最大値を電源電圧ＶD
Ｄ＝10VとするとＮSF1は〜４×1015／cm3以下であ
る必要があることが判る。これらの結果はソー
ス、ドレインの拡散深さｘjに殆んど依存しない
ことが確められている。
性を示す。他のパラメータは第９図の場合と同じ
である。この様にｘ1naxはＶDの増大に従つて低
下するから電源電圧ＶDD＝10Vとするとｘ1nax≒
0.4μｍ以下とする必要があることが判る。一
方、３極管特性が現われる目安となるドレイン電
流ＩD／Ｗ＝10- 7A／μｍにおけるドレイン電圧
ＶDのチヤネル領域表面濃度ＮSF1依存性を第１１
図に示す。先と同様にＶDの最大値を電源電圧ＶD
Ｄ＝10VとするとＮSF1は〜４×1015／cm3以下であ
る必要があることが判る。これらの結果はソー
ス、ドレインの拡散深さｘjに殆んど依存しない
ことが確められている。
ここでｘ1naxの減少に従つて３極管特性が高ド
レイン電圧側へ移動するためチヤネル領域表面濃
度ＮSF1を低下させなければならないことは言う
までもない。実際問題ｘ1naxの最小は製造プロセ
スによつて制約される。
レイン電圧側へ移動するためチヤネル領域表面濃
度ＮSF1を低下させなければならないことは言う
までもない。実際問題ｘ1naxの最小は製造プロセ
スによつて制約される。
第１２図にはゲート絶縁膜厚Ｔpxに対する変換
コンダクタンスｇn≡ΔＩD／ΔＶGを示した。他
のパラメータは第８図の例と同じである。この図
から明らかな様にｇnはＴpxの増加につれて減少
し従つてＴpxの小さいもの程望ましいが、先に述
べた様に３極管特性がドレイン電圧の大きい方に
移動し実際ドレイン耐圧が表面破壊を起こす様に
なるため３極管特性は得られなくなる。その限界
はＴpx≒1000Åであり従つてＬeff／Ｔpx10が必
要である。またＴpxが厚い場合にはゲート・ドレ
イン間の浮遊容量が小さくなるため望ましいが、
第１１図から明らかな様にｇnが低下するため必
要とするデバイス特性のｇnの最小値でＴpxの最
大限界が決まる。またゲート絶縁膜厚が厚い場合
には酸化成長時間がかかり過ぎる等の製造上の問
題もありＴpxはおよそ3000Å（1000℃ドライ酸化
でおよそ14時間かかる）以下が妥当である。
コンダクタンスｇn≡ΔＩD／ΔＶGを示した。他
のパラメータは第８図の例と同じである。この図
から明らかな様にｇnはＴpxの増加につれて減少
し従つてＴpxの小さいもの程望ましいが、先に述
べた様に３極管特性がドレイン電圧の大きい方に
移動し実際ドレイン耐圧が表面破壊を起こす様に
なるため３極管特性は得られなくなる。その限界
はＴpx≒1000Åであり従つてＬeff／Ｔpx10が必
要である。またＴpxが厚い場合にはゲート・ドレ
イン間の浮遊容量が小さくなるため望ましいが、
第１１図から明らかな様にｇnが低下するため必
要とするデバイス特性のｇnの最小値でＴpxの最
大限界が決まる。またゲート絶縁膜厚が厚い場合
には酸化成長時間がかかり過ぎる等の製造上の問
題もありＴpxはおよそ3000Å（1000℃ドライ酸化
でおよそ14時間かかる）以下が妥当である。
以上から、前述の(1)〜(3)の条件を満たすことに
より好ましい３極管特性のMOSFETが得られる
ことが明らかになつた。ところで、こうして得ら
れたMOSFETの特性は第８図から明らかなとお
りオーマリ・オン形である。従つてこの
MOSFETを用いて第１３図に示すようにインバ
ータ１１を構成すると、負の入力に対して出力が
正に反転して得られることになり、このまま次段
のインバータ１２に入力することはできず、その
間にレベルシフト回路１３を設けなければならな
い。これは、MOS集積回路の一層の高集積化に
とつて、チツプ面積の増大をもたらすため不都合
である。そこでこの発明においては、前述の(1)〜
(3)の条件に加えて(4)の条件を与えることにより、
ノーマリ・オフ形で最適化した３極管特性を実現
している。つまりこの発明に係るMOSFETで
は、第５図の構造に加えて、第１４図に示すよう
にチヤネル領域９のゲート絶縁膜２との界面に、
厚さ0.1μｍ以下で不純物濃度１×1016〜５×
1016／cm3のp+型層１０を設ける。これにより好ま
しいノーマリ・オフ形の３極管特性が得られるこ
とを以下にデータに基づいて説明する。
より好ましい３極管特性のMOSFETが得られる
ことが明らかになつた。ところで、こうして得ら
れたMOSFETの特性は第８図から明らかなとお
りオーマリ・オン形である。従つてこの
MOSFETを用いて第１３図に示すようにインバ
ータ１１を構成すると、負の入力に対して出力が
正に反転して得られることになり、このまま次段
のインバータ１２に入力することはできず、その
間にレベルシフト回路１３を設けなければならな
い。これは、MOS集積回路の一層の高集積化に
とつて、チツプ面積の増大をもたらすため不都合
である。そこでこの発明においては、前述の(1)〜
(3)の条件に加えて(4)の条件を与えることにより、
ノーマリ・オフ形で最適化した３極管特性を実現
している。つまりこの発明に係るMOSFETで
は、第５図の構造に加えて、第１４図に示すよう
にチヤネル領域９のゲート絶縁膜２との界面に、
厚さ0.1μｍ以下で不純物濃度１×1016〜５×
1016／cm3のp+型層１０を設ける。これにより好ま
しいノーマリ・オフ形の３極管特性が得られるこ
とを以下にデータに基づいて説明する。
第１４図において、基板１の不純物濃度Ｎsub
＝５×1014／cm3、ゲート絶縁膜２の膜厚Ｔpx＝
2000Å、実効チヤネル長Ｌeff＝1.μｍ、ソース、
ドレイン拡散層深さｘj＝0.3μｍ、高濃度埋込み
層８の不純物濃度ＮSF2＝２×1016／cm3、同じく
界面からの距離x1＝0.47μｍ、同じく厚さx2＝0.5
μｍ、p+型層１０の不純物濃度ＮSF0＝２×
1016／cm3、同じく厚さx0＝0.05μｍとしたときの
ドレイン電流―ドレイン電圧特性を第１５図に示
す。図から明らかとなとおり、特性はノーマリ・
オフ形となつている。
＝５×1014／cm3、ゲート絶縁膜２の膜厚Ｔpx＝
2000Å、実効チヤネル長Ｌeff＝1.μｍ、ソース、
ドレイン拡散層深さｘj＝0.3μｍ、高濃度埋込み
層８の不純物濃度ＮSF2＝２×1016／cm3、同じく
界面からの距離x1＝0.47μｍ、同じく厚さx2＝0.5
μｍ、p+型層１０の不純物濃度ＮSF0＝２×
1016／cm3、同じく厚さx0＝0.05μｍとしたときの
ドレイン電流―ドレイン電圧特性を第１５図に示
す。図から明らかとなとおり、特性はノーマリ・
オフ形となつている。
ところで、チヤネル領域９の全てをp+型層１
０と同様に高濃度にする従来のチヤネルドープ構
造では、ドレイン電流―ドレイン電圧特性の傾斜
が緩くなり、またソース、ドレイン接合容量が増
大するという不都合が生ずる。第１６図はp+型
層１０の不純物濃度ＮSF0をパラメータにとり、
その厚さx0とΔＩD／ΔＶD・Ｗの関係を示したも
のである。この図から、およそx0が0.1μｍ以下
でＮSF0が１×1016／cm3以上の斜線を施した領域
がΔＩD／ΔＶD・Ｗを大きくする上で好ましいこ
とが判る。
０と同様に高濃度にする従来のチヤネルドープ構
造では、ドレイン電流―ドレイン電圧特性の傾斜
が緩くなり、またソース、ドレイン接合容量が増
大するという不都合が生ずる。第１６図はp+型
層１０の不純物濃度ＮSF0をパラメータにとり、
その厚さx0とΔＩD／ΔＶD・Ｗの関係を示したも
のである。この図から、およそx0が0.1μｍ以下
でＮSF0が１×1016／cm3以上の斜線を施した領域
がΔＩD／ΔＶD・Ｗを大きくする上で好ましいこ
とが判る。
一方、ｇn≡ΔＩD／ΔＶGとＮSF0の関係を示す
と第１７図のようになり、ＮSF0の増加と共にｇn
が低下する。実用上好ましいｇnの範囲をｇn
0.1mとすると結局、ＮSF0は１×1016〜５×
1016／cm3が好ましい範囲ということになる。
と第１７図のようになり、ＮSF0の増加と共にｇn
が低下する。実用上好ましいｇnの範囲をｇn
0.1mとすると結局、ＮSF0は１×1016〜５×
1016／cm3が好ましい範囲ということになる。
こうして最適化されたノーマリ・オフ形の３極
管特性を示すMOSFETは、高入力インピーダン
ス、低出力インピーダンス素子として使用するこ
とができ、論理回路構成上もインバータ間にイベ
ルシフト回路等余分な回路を必要とせず、変換コ
ンダクタンスｇnも大きく、大電流領域において
電流電圧特性が殆んど直線的な特性となるため歪
みが小さい動作が行なえ、またその特性はソー
ス、ドレイン拡数深さｘjに殆んど依存せず、ゲ
ート絶縁膜厚Ｔpxが厚いため製造上の制御性が良
好でゲート耐圧不良も少なく、その上高周波化、
高速度化が図れるため優れたスイツチング特性が
得られる等の従来のバイポーラトランジスタや
MOSFETに比べて極めて優れた特徴を有する。
勿論この発明はｎチヤネルのみならずｐチヤネル
でも同様の効果を得ることが出来る。
管特性を示すMOSFETは、高入力インピーダン
ス、低出力インピーダンス素子として使用するこ
とができ、論理回路構成上もインバータ間にイベ
ルシフト回路等余分な回路を必要とせず、変換コ
ンダクタンスｇnも大きく、大電流領域において
電流電圧特性が殆んど直線的な特性となるため歪
みが小さい動作が行なえ、またその特性はソー
ス、ドレイン拡数深さｘjに殆んど依存せず、ゲ
ート絶縁膜厚Ｔpxが厚いため製造上の制御性が良
好でゲート耐圧不良も少なく、その上高周波化、
高速度化が図れるため優れたスイツチング特性が
得られる等の従来のバイポーラトランジスタや
MOSFETに比べて極めて優れた特徴を有する。
勿論この発明はｎチヤネルのみならずｐチヤネル
でも同様の効果を得ることが出来る。
第１図は理想化されたMOSFETの概略図、第
２図はチヤネル長Ｌとゲート酸化膜Ｔpxとの比
（Ｌ／Ｔpx）をパラメータにとりドレイン電流の
ドレイン電圧依存性を理論的にGEURSTが求め
た結果を示した図、第３図はサブスレツシヨール
ド領域におけるドレイン電流のゲート電圧依存性
を示した図、第４図は短チヤネルMOSFETのパ
ンチスルーが起きている時のＩD―ＶD特性図、第
５図はパンチスルーを抑制した従来のMOSFET
の概略断面図、第６図はパンチスルーを抑制した
従来の飽和形ＩD―ＶD特性図、第７図はゲート膜
厚が薄すぎたため３極管特性に歪みが生じたＩD
―ＶD特性図、第８図は本発明によつて一部最適
化されたMOSFETでの３極管特性を示した図、
第９図は高濃度埋込み層の位置をパラメータにと
りドレイン電流のゲート電圧依存性を示した図、
第１０図は高濃度埋込み層の位置の最大ｘ1naxの
ドレイン電圧依存性を示した図、第１１図は３極
管特性の目安となるドレイン電流ＩD／Ｗ＝
10-5A／μｍにおけるドレインに電圧ＶDの表面
濃度ＮSF1依存性を示した図、第１２図はゲート
絶縁膜厚Ｔpxに対する変換コンダクタンスｇnを
示した図、第１３図はノーマリ・オン形の
MOSFETの回路構成上の問題を説明するための
図、第１４図はこの発明の一実施例のMOSFET
を示す概略断面図、第１５図はこのMOSFETの
ＩD―ＶD特性図、第１６図および第１７図は第１
４図のp+型層１０の好ましい不純物濃度と厚み
の範囲を求めるための実験データを示す図であ
る。 １…ｐ型シリコン基板、２…ゲート絶縁膜、３
…ゲート電極、４…ソース領域、５…ドレイン領
域、６…フイールド酸化膜、７…チヤネルストツ
パー、８…高不純物濃度埋込み層、９…チヤネル
領域、１０…p+型層。
２図はチヤネル長Ｌとゲート酸化膜Ｔpxとの比
（Ｌ／Ｔpx）をパラメータにとりドレイン電流の
ドレイン電圧依存性を理論的にGEURSTが求め
た結果を示した図、第３図はサブスレツシヨール
ド領域におけるドレイン電流のゲート電圧依存性
を示した図、第４図は短チヤネルMOSFETのパ
ンチスルーが起きている時のＩD―ＶD特性図、第
５図はパンチスルーを抑制した従来のMOSFET
の概略断面図、第６図はパンチスルーを抑制した
従来の飽和形ＩD―ＶD特性図、第７図はゲート膜
厚が薄すぎたため３極管特性に歪みが生じたＩD
―ＶD特性図、第８図は本発明によつて一部最適
化されたMOSFETでの３極管特性を示した図、
第９図は高濃度埋込み層の位置をパラメータにと
りドレイン電流のゲート電圧依存性を示した図、
第１０図は高濃度埋込み層の位置の最大ｘ1naxの
ドレイン電圧依存性を示した図、第１１図は３極
管特性の目安となるドレイン電流ＩD／Ｗ＝
10-5A／μｍにおけるドレインに電圧ＶDの表面
濃度ＮSF1依存性を示した図、第１２図はゲート
絶縁膜厚Ｔpxに対する変換コンダクタンスｇnを
示した図、第１３図はノーマリ・オン形の
MOSFETの回路構成上の問題を説明するための
図、第１４図はこの発明の一実施例のMOSFET
を示す概略断面図、第１５図はこのMOSFETの
ＩD―ＶD特性図、第１６図および第１７図は第１
４図のp+型層１０の好ましい不純物濃度と厚み
の範囲を求めるための実験データを示す図であ
る。 １…ｐ型シリコン基板、２…ゲート絶縁膜、３
…ゲート電極、４…ソース領域、５…ドレイン領
域、６…フイールド酸化膜、７…チヤネルストツ
パー、８…高不純物濃度埋込み層、９…チヤネル
領域、１０…p+型層。
Claims (1)
- １ 半導体基板にこれと逆導電型のソース、ドレ
イン領域を設け、その間のチヤネル領域上にゲー
ト絶縁膜を介してゲート電極を設けると共に、前
記チヤネル領域の内部に前記基板と同じ導電型の
高不純物濃度埋込み層を設けてなる絶縁ゲート型
電界効果トランジスタにおいて、前記基板および
チヤネル領域の不純物濃度を４×1015／cm3以下と
し、前記高不純物濃度埋込み層の深さを0.4μｍ
以下とし、前記ゲート絶縁膜の膜厚Ｔpxを1000〜
3000Åとしてこれと実効チヤネル長Ｌeffの比Ｌef
ｆ／Ｔpxを10以下に設定すると共に、前記チヤネ
ル領域とゲート絶縁膜の界面にチヤネル領域と同
じ導電型で厚さが0.1μｍ以下、不純物濃度が１
×1016〜５×1016／cm3の不純物濃度層を設けたこ
とを特徴とする絶縁ゲート型電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2491480A JPS56146276A (en) | 1980-02-29 | 1980-02-29 | Insulating gate type field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2491480A JPS56146276A (en) | 1980-02-29 | 1980-02-29 | Insulating gate type field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56146276A JPS56146276A (en) | 1981-11-13 |
| JPS626670B2 true JPS626670B2 (ja) | 1987-02-12 |
Family
ID=12151428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2491480A Granted JPS56146276A (en) | 1980-02-29 | 1980-02-29 | Insulating gate type field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56146276A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3208500A1 (de) * | 1982-03-09 | 1983-09-15 | Siemens AG, 1000 Berlin und 8000 München | Spannungsfester mos-transistor fuer hoechstintegrierte schaltungen |
| JPS59107560A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6010780A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1980
- 1980-02-29 JP JP2491480A patent/JPS56146276A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56146276A (en) | 1981-11-13 |
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