JPH02130965A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＣＭ業上の利用分野〕 本発明は、半導体装置およびその製造方法に係り、特に
、静電誘導トランジスタの構造に関する。

〔従来の技術〕

電圧の増大に対して電流が飽和するバイポーラトランジ
スタや電界効果トランジスタ等の従来の飽和形半導体装
置に加え、近年、電圧と共に電流が増大する初めての不
飽和形半導体装置としで、静電誘導トランジスタが促案
され、出ノＪｆＦ性に優れている上、極めて低い電流ｔ
ａｔで増幅係数が一定に保たれる等の優れた性質を有し
ていることから、広く開発が進められている。

静電誘導トランジスタは空乏層となった領域への多数キ
ャリア注入を動作の本質としているが、両側から電子お
よびホールを注入させる構造を導入ずればサイリスタ動
作を行わせ、静電誘導１ナイリスタとして使用すること
も可能である。

このような静電誘導トランジスタは、例えば、第２図（
ａ）乃至第２図（Ｃ）に示すように、ドレインへのオー
ミックコンタクト層および電荷注六層としてのｐ＋上層
を裏面側に有するｐ−シリコン基板２の表面に、ストラ
イブ状に形成されゲートを構成するｎ上層３と、このｎ
＋ｌ１３を埋め込むようにこの上層に形成され、ｐ−シ
リコン基板２と共にチャネル領域を構成するｐ−エピタ
キシャル層４と、ｐ十エピタキシャル層４の表面に形成
されたソースへのオーミックコンタクト層および電流取
り出し層としてのｐ上層５とから構成され、このｐ＋上
層およびｐ上層５の表面にドレイン電極６およびソース
電極７を形成すると共に、前記ｒ）上層３の基板表面に
露呈する領域にゲート電極８を形成している。

このような静電誘導トランジスタは、第３図（ａ）乃至
第３図（ｄ）に示すようにして形成される。

まず、第３図（ａ）に示すように、ｐ中型シリコン基板
１上にエピタキシャル成長法により、はう素（Ｂ）など
のｎ型不純物を添加したｐ−エピタキシャル層２を形成
する。あるいは、ｐ−シリコン基板２に、ｎ型不純物を
拡散し、高１！度のｐ＋ＷｊＪ１を形成して、ｐ＋上層
を備えたｐ−シリコン基板２を形成する。

ついで、第３図（ｂ）に示すように、ｐ−シリコン基板
２の表面にマスクを介してリン（Ｐ）などのｎ型不純物
を拡散し、ストライブ状のｎ上層３を形成する。この領
域が埋め込み領域となる。

続いて、第３図（Ｃ）に示すように、該ｊｌ＋層３を埋
め込むためのｐ−エピタキシャル層４を積層する。さら
に、ｐ−エピタキシャル層４の表面に、ｎ型不純物を熱
拡散あるいはイオン注入法で添加してｐ＋上層を形成す
る。

この後、第３図（ｄ）に示すように、電極取り出しのた
め、ｐ−エピタキシｗ）Ｌ／ｍ４とその表面に形成した
ｐｔ層５の不必要な部分をエツヂング除去し、最後にア
ルミニウムなどの金属薄膜からなるｆｆ１ｊＩｆＡ６．
７．８を形成することによって第２図（ａ）乃至第２図
（Ｃ）に示したような静電誘導トランジスタが完成する
。

ところで、このような静電誘導トランジスタの電圧増幅
率μは、次式によって表され、ゲート間距離すなわちチ
トネル幅ａ（第４図参照）に大きく依存する。

電圧増幅率ｕ＝２１（Ｊ　・Ｉｑｄ／ａ２−＝　（式）
１９・・・ゲート深さ １ｇｄ・・・ゲート・ドレイン間距離 従って、このゲート開路＠ａをより小さく高精度に形成
する必要がある。

また、ゲート抵抗を低減するため、この埋め込みゲート
領域の不純物濃度はできるだけ高くするのが望ましい。

しかし、ｐ−シリコン基板表面に「１＋層を形成しなＣ
プればならないため、極めて高濃度の不純物注入をおこ
なわねばならず、ゲート抵抗を低減しかつゲート開路１
１ａをより小さく高精度に形成するのは極めて困難であ
った。

また、第４図に示すように、ゲートからソースへの空乏
層の広がりは、ゲートの形状を反映して波状になり、ゲ
ート間の中間部分でゲート側にくぼんだ形状となってい
る。しかし、ソース側表面は平坦であるため、ソース側
に形成される電荷注入層およびオーミック接触層として
のｐ上層５からゲートまでの距離を、ゲートの直上で十
分な耐圧が得られる程度にとると、ｐ＋上層から空乏層
までの距離が長くなり、抵抗ｒ、が大きくなり、これが
オン抵抗の増大の原因となっていた。

そこで、第５図（ａ）乃至第５図（Ｃ）に示すように、
不純物拡散に先立ち、ｐ−シリコン基板２の表面にスト
ライブ状の溝部Ｖを形成し、この溝部内にゲートを形成
するようにする方法も提案されている。

りなわら、まず、前記例において第３図（ａ）に示した
ように、ｐ−型シリコン基板２の裏面にエピタキシャル
成長法により、はう素（８）などのｎ型不純物を添加し
たｐ十エピタキシャルは１を形成したのち、第５図（ａ
）に示すように、ｐ−シリコン基板２の表面にウェット
エツチング法または、反応性イオンエツチング法などに
より、ストライブ状の溝部Ｖを形成する。

そして、第５図（ｂ）に示すように１．このｐ−シリコ
ン基板２の表面に、エピタキシャル成長法により、ｎ土
層３を形成する。

この後さらに、第５図（Ｃ）に示すように、表面を研磨
し、ストライブ状の湾部■内にのみ口十層３を残留せし
めるように、他部のｎ土層３を除去する。

後は、第３図（ｄ）以下と同様である。

この方法では、ゲート表面が平坦な形状をなしているた
め、ソース側に形成される電荷注入層およびオーミック
接触層としての０１層５からゲートまでの距離は、ゲー
トの直上でも、ゲート間部でも一定となり、十分な耐圧
が得るとともに、オン抵抗の低減をはかることができる
。

しかしながら、この方法では、溝部の形成に際し、ウェ
ットエツチングでは、十分な精度を得ることが出来ず、
反応性イオンエツチング法では基板表面がプラズマダメ
ージをうけ、この上層に形成されるエピタキシャル層の
結晶性に劣化を生じやすい上、また研磨工程でｂゲート
深さＩＱにばらつきを生じやすいなどの問題があった。

〔発明が解決しようとする課題〕

このように、従来の静電誘導ｌ−ランジスタの製造方法
において埋め込みゲートの形成に際しては、不純物拡散
法によってもエピタキシャル成長法によっても、十分な
耐圧を得るとともに、オン抵抗の低減をはかり十分な動
作電流を得るということは不可能であるという問題があ
った。

また、ゲート間距離ａの微細化をはかると同時にゲート
抵抗の低減をはかるのは困難であり、電圧増幅率の増大
は限界であった。

本発明は、前記実情に鑑みてなされたもので、電圧増幅
率が高くかつオン抵抗が低い、静電誘導トランジスタを
提供することを目的とする。

（課題を解決するための手段〕 そこで本発明では、高濃度の第１導電型を有する第１の
半導体層を形成してなる第１導電型の半導体基板の主表
面にゲートとなる複数個の第２ｗ３雷型を有する第２の
半導体層を形成し、さらにこの上層を第１の導電型を有
する第３の半導体層で覆い埋め込み領域とすると共に、
さらに前記第３の半導体層の表面に高濃度の第１導電型
を有する第４の半導体層を形成し半導体装置を形成する
に際し、第２の半導体層を、選択的エピタキシャル成長
法により、マスクを介して選択的に、ストライブ状また
はメツシュ状に形成するようにしている。

（作用〕 上記構成によれば、埋め込みゲートを構成する第２の半
導体層は表面が平坦でパターンエツジがシャープな高精
度のパターンを構成しており、前記埋め込み領域と前記
第４の半導体層との界面と並行１ｙるように形成されて
いるため、空乏層とソース側高濃度層との、距離がゲー
ト直上領域でもゲート間に位置する領域でもほぼ一定と
なっており、耐圧の低下を＋ａ　＜ことなく、オン抵抗
の低減をはかることができる。

また、この場合、ゲート開路ｌ！ａは選択エピタキシャ
ル成長法に用いるマスクパターンの幅により決まるため
、埋め込みゲートの不純物濃度を高くしかつゲート開路
ｌｌ１ｉａを微組化することが可能となり、電圧増幅率
の増大が可能となる。

〔実施例〕

次に、本発明実施例の静電誘導トランジスタの製造方法
について図面を参照しつつ詳細に説明する。

第１図（ａ）乃至第１図（ｅ）は、本発明実施例の静電
誘導トランジスタの製造工程を示１図である。

この静１ｉ誘導トランジスタの製造方法は、ゲートを構
成する埋め込み領域であるｎ＋　Ｉ？Ｕ３を選択的エピ
タキシャル成長法によって形成するようにしたことを特
徴とするものである。

まず、第３図（ａ）に示したのと同様に、ｐ−型シリコ
ン基板２上にエピタキシャル成長法により、はう素（Ｂ
）などのｐ型不ｌｌ！ｉ物を添加したｐ÷エピタキシャ
ル層１を形成し、はう素濃度１ｘ１０１Ｂ〜１０１９／
α３の９１層１と、同温度ｌｘ　１０１２〜１０１４／
　ｃｘ　３のｐ−領域２とを備えたシリコン基板を形成
する。こののち、第１図（ａ）に示すように、両面に酸
化シリコン膜１０を形成する。

この後、この酸化シリコンｇ！１０をフォトリソ法によ
りパターニングし、第１図（ｂ）に示すように、ストラ
イブ状のマスクを形成する。

次いで、第１図（Ｃ）に示すように、このストライプ状
のマスク１０を介して、選択的エピタキシアル成長法に
より、ｐ−型シリコン基板２の表面にＷ！厚３μｍ、リ
ン濃度５ｘ１０１９／σ３のストライプ状のｎ＋［３０
を形成する。ここでは、）４スフインＰＨ３を不純物と
して含む５ｉＣｌ＜。

Ｓｉト１２　ＣＩ２．８ｉＨＣＩ３等を原料ガスとし、
ＣＶＤ法により、エピタキシャル成長せしめて、形成し
ており、この領域が埋め込み領域となる。

この後、マスク１０を除去し、第１図１＞に示すように
、ＳｉＨ４を原料ガスとしたＣＶＤ法により、該ｎ＋　
１３を埋め込むためのｐ−エピタキシャル層４を堆積す
る。このとき基板ｆｉ度は９５０℃とし、まず、濃度補
ｔＲ閣として膜厚０．５ｕｒｌ　、　ＴＪ　’５Ｘｉｌ
ＨＩ　ｌｘ　１０１７／ｃｍ３のｐ−エピタキシャル層
、膜厚１．５μｍ、はう素濃度ｌＸ１０１６／ＬＪ３の
ｐ−エピタキシャル層を順次形成した後、ｒｆ：！厚４
μｍ、はう＊ｍ度１ｘ　１０１４／　ｃｒｎ　”のｐ−
エピタキシャル層を形成する。

こののち、第１図（ｅ）に示すように、イオン注入法に
より、該ｐ−１ビタキシャル層４表面に不純物を注入し
、深さ１μｍ、不純物濃度５ｘｊＯ１９／α３のｐ＋層
５を形成する。

この後、第１図（ｆ）に示すように、表面を酸化し、こ
れをマスクとして電極取り出しのため、ｐ−エピタキシ
ャル層４とその表面に形成したｐ＋層５の不必要な部分
をエツチング除去し、最後にアルミニウムなどの金属薄
膜からなる電極６゜７．８を形成することによって、静
電誘導トランジスタが完成する。

この静電誘導トランジスタでは、埋め込みゲートを構成
する「１＋層３は高濃度であってかつ間隔ａの小さい、
高精度のパターンを構成しており、高い電圧増幅率を得
ることができる。

すなわち、この場合、ゲート間距離ａは選択エピタキシ
ャル成長法に用いるマスクパターンの幅により決まるた
め、埋め込みゲートの不純物濃度を高くしかつゲート間
距離ａを微細化することが可能となり、電圧増幅率の増
大が可能となる。

また、この埋め込み領域（ｎ土層３）は、表面が平坦で
パターンエツジがシャープな高粘度のパターンを構成し
ており、ｐ−エピタキシャル層４とその表面に形成した
オーミック接触層および電流取り出し層としての０１層
５の界面と並行するように形成されているため、空乏層
とソースｍ高濃度層との距離がゲート直上領域でもゲー
ト間に位置する領域でもほぼ一定となっており、耐圧の
低下を招くことなく、オン抵抗の低減をはかることがで
きる。

また、ｎ）ＩＨ３が均一性よく形成されるため、ばらつ
きがなく特性の安定したが静電誘導トランジスタを得る
ことが可能となる。

なお、前記実施例では、埋め込みゲートを形成する際の
マスクとして酸化シリコン膜を用いたが窒化シリコン膜
等の材料をもちいてもよいことはいうまでもない。

また、前記実施例では、埋め込みゲートは、ストライブ
状をなすように形成されたが、ストライブ状に限定され
るものではなく、メツシュ状でもよい。

さらにまた、これらの実施例では、ｐチャネルの静電誘
導トランジスタについて説明したが、「１チヤネルの静
電誘導トランジスタについても適用可能であることはい
うまでもない。

（発明の効果） 以上説明してきたように１１本発明の静電誘導トランジ
スタによれば、埋め込みゲートを構成するストライプ状
またはメツシュ状の第２の半導体間の形成を、マスクを
用いた選択的エピタキシャル成長法により、形成するよ
うにしているため、埋め込みゲートの不純物濃度を高く
しかつゲート開路Ｎａを微細化することが可能となり、
電圧増幅率の増大が可能となる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｆ）は本発明実施例の静電誘
導トランジスタの製造工程図、第２図（ａ）乃至第２図
（Ｃ）は、静電誘導トランジスタを示す図、第３図（ａ
）乃至第３図（ｄ）は従来例の静電誘導トランジスタの
製造工程図、第４図は、従来の静電誘導！・ランジスタ
の動作説明図、第５図（ａ）乃至第５図（Ｃ）は従来例
の静電誘導トランジスタの製造工程図である。 １・・・ｐ＋Ｗ、１Ｓ・・・ｎ＋層、２・・・ｐ−シリ
コン基板、３．３０・・・ｎ中層、４・・・ｐ−エピタ
キシャル層、５・・・ｐ÷層、６・・・ドレイン電極、
７・・・ゲート電極、８・・・ソース電極、１０・・・
酸化シリコン膜。 第２図 （α） （Ｃ） （ｄ） 第３図 （α） （ｂ） （Ｃ） 第５図

Claims (1)

1. 【特許請求の範囲】 裏面側に高濃度の第１導電型を有する第１の半導体層を
   形成してなる第１導電型の半導体基板の表面に、選択的
   エピタキシャル成長法により第２導電型を有するストラ
   イプ状またはメッシュ状の第２の半導体層を形成する第
   ２の半導体層形成工程と、 前記半導体基板の表面に第１導電型を有する第３の半導
   体層をエピタキシャル成長させるエピタキシャル成長工
   程と、 この第３の半導体層表面に高濃度の第１導電型を有する
   第４の半導体層を形成する第４の半導体層形成工程と、 を含むことを特徴とする半導体装置の製造方法。