JP2808122B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に係り、特
に、静電誘導トランジスタの構造に関する。
に、静電誘導トランジスタの構造に関する。
電圧の増大に対して電流が飽和するバイポーラトラン
ジスタや電界効果トランジスタ等の従来の飽和形半導体
装置に加え、近年、電圧と共に電流が増大する初めての
不飽和形半導体装置として、静電誘導トランジスタが提
案され、出力特性に優れている上、極めて低い電流値ま
で増幅係数が一定に保たれる等の優れた性質を有してい
ることから、広く開発が進められている。
ジスタや電界効果トランジスタ等の従来の飽和形半導体
装置に加え、近年、電圧と共に電流が増大する初めての
不飽和形半導体装置として、静電誘導トランジスタが提
案され、出力特性に優れている上、極めて低い電流値ま
で増幅係数が一定に保たれる等の優れた性質を有してい
ることから、広く開発が進められている。
静電誘導トランジスタは空乏層となった領域への多数
キャリア注入を動作の本質としているが、両側から電子
およびホールを注入させる構造を導入すればサイリスタ
動作を行わせ、静電誘導サイリスタとして使用すること
も可能である。
キャリア注入を動作の本質としているが、両側から電子
およびホールを注入させる構造を導入すればサイリスタ
動作を行わせ、静電誘導サイリスタとして使用すること
も可能である。
このような静電誘導トランジスタは、例えば、第２図
（ａ）乃至第２図（ｃ）に示すように、ドレインへのオ
ーミックコンタクト層および電荷注入層としてのp+層１
を裏面側に有するｐ−シリコン基板２の表面に、ストラ
イプ状に形成されゲートを構成するn+層３と、このn+層
３を埋め込むようにこの上層に形成され、ｐ−シリコン
基板２と共にチャネル領域を構成するｐ−エピタキシャ
ル層４と、p+エピタキシャル層４の表面に形成されたソ
ースへのオーミックコンタクト層および電流取り出し層
としてのp+層５とから構成され、このp+層１およびp+層
５の表面にドレイン電極６およびソース電極７を形成す
ると共に、前記n+層３の基板表面に露呈する領域にゲー
ト電極８を形成している。
（ａ）乃至第２図（ｃ）に示すように、ドレインへのオ
ーミックコンタクト層および電荷注入層としてのp+層１
を裏面側に有するｐ−シリコン基板２の表面に、ストラ
イプ状に形成されゲートを構成するn+層３と、このn+層
３を埋め込むようにこの上層に形成され、ｐ−シリコン
基板２と共にチャネル領域を構成するｐ−エピタキシャ
ル層４と、p+エピタキシャル層４の表面に形成されたソ
ースへのオーミックコンタクト層および電流取り出し層
としてのp+層５とから構成され、このp+層１およびp+層
５の表面にドレイン電極６およびソース電極７を形成す
ると共に、前記n+層３の基板表面に露呈する領域にゲー
ト電極８を形成している。
このような静電誘導トランジスタは、第３図（ａ）乃
至第３図（ｄ）に示すようにして形成される。
至第３図（ｄ）に示すようにして形成される。
まず、第３図（ａ）に示すように、p+型シリコン基板
１上にエピタキシャル成長法により、ほう素（Ｂ）など
のｐ型不純物を添加したｐ−エピタキシャル層２を形成
する。あるいは、ｐ−シリコン基板２に、ｐ型不純物を
拡散し、高濃度のp+層１を形成して、p+層１を備えたｐ
−シリコン基板２を形成する。
１上にエピタキシャル成長法により、ほう素（Ｂ）など
のｐ型不純物を添加したｐ−エピタキシャル層２を形成
する。あるいは、ｐ−シリコン基板２に、ｐ型不純物を
拡散し、高濃度のp+層１を形成して、p+層１を備えたｐ
−シリコン基板２を形成する。
ついで、第３図（ｂ）に示すように、ｐ−シリコン基
板２の表面にマスクを介してリン（Ｐ）などのｎ型不純
物を拡散し、ストライプ状のn+層３を形成する。この領
域が埋め込み領域となる。
板２の表面にマスクを介してリン（Ｐ）などのｎ型不純
物を拡散し、ストライプ状のn+層３を形成する。この領
域が埋め込み領域となる。
続いて、第３図（ｃ）に示すように、該n+層３を埋め
込むためのｐ−エピタキシャル層４を積層する。さら
に、ｐ−エピタキシャル層４の表面に、ｐ型不純物を熱
拡散あるいはイオン注入法で添加してp+層５を形成す
る。
込むためのｐ−エピタキシャル層４を積層する。さら
に、ｐ−エピタキシャル層４の表面に、ｐ型不純物を熱
拡散あるいはイオン注入法で添加してp+層５を形成す
る。
この後、第３図（ｄ）に示すように、電極取り出しの
ため、ｐ−エピタキシャル層４とその表面に形成したp+
層５の不必要な部分をエッチング除去し、最後にアルミ
ニウムなどの金属薄膜からなる電極6,7,8を形成するこ
とによって第２図（ａ）乃至第２図（ｃ）に示したよう
な静電誘導トランジスタが完成する。
ため、ｐ−エピタキシャル層４とその表面に形成したp+
層５の不必要な部分をエッチング除去し、最後にアルミ
ニウムなどの金属薄膜からなる電極6,7,8を形成するこ
とによって第２図（ａ）乃至第２図（ｃ）に示したよう
な静電誘導トランジスタが完成する。
ところで、このような静電誘導トランジスタの電圧増
幅率μは、次式によって表され、ゲート間距離すなわち
チャネル幅ａ（第４図参照）に大きく依存する。
幅率μは、次式によって表され、ゲート間距離すなわち
チャネル幅ａ（第４図参照）に大きく依存する。
電圧増幅率μ＝2lg・lgd/a2…（式） la…ゲート深さ lgd…ゲート・ドレイン間距離 従って、このゲート間距離ａをより小さく高精度に形
成する必要がある。
成する必要がある。
また、ゲート抵抗を低減するため、この埋め込みゲー
ト領域の不純物濃度はできるだけ高くするのが望まし
い。
ト領域の不純物濃度はできるだけ高くするのが望まし
い。
しかし、ｐ−シリコン基板表面にn+層を形成しなけれ
ばならないため、極めて高濃度の不純物注入をおこなわ
ねばならず、ゲート抵抗を低減しかつゲート間距離ａを
より小さく高精度に形成するのは極めて困難であった。
ばならないため、極めて高濃度の不純物注入をおこなわ
ねばならず、ゲート抵抗を低減しかつゲート間距離ａを
より小さく高精度に形成するのは極めて困難であった。
また、第４図に示すように、ゲートからソースへの空
乏層の広がりは、ゲートの形状を反映して波状になり、
ゲート間の中間部分でソース側にくぼんだ形状となって
いる。しかし、ソース側表面は平坦であるため、ソース
側に形成される電荷注入層およびオーミック接触層とし
てのp+層５からゲートまでの距離を、ゲートの直上で十
分な耐圧が得られる程度にとると、p+層５から空乏層ま
での距離が長くなり、抵抗rsが大きくなり、これがオン
抵抗の増大の原因となっていた。
乏層の広がりは、ゲートの形状を反映して波状になり、
ゲート間の中間部分でソース側にくぼんだ形状となって
いる。しかし、ソース側表面は平坦であるため、ソース
側に形成される電荷注入層およびオーミック接触層とし
てのp+層５からゲートまでの距離を、ゲートの直上で十
分な耐圧が得られる程度にとると、p+層５から空乏層ま
での距離が長くなり、抵抗rsが大きくなり、これがオン
抵抗の増大の原因となっていた。
そこで、第５図（ａ）乃至第５図（ｃ）に示すよう
に、不純物拡散に先立ち、ｐ−シリコン基板２の表面に
ストライプ状の溝部Ｖを形成し、この溝部内にゲートを
形成するようにする方法も提案されている。
に、不純物拡散に先立ち、ｐ−シリコン基板２の表面に
ストライプ状の溝部Ｖを形成し、この溝部内にゲートを
形成するようにする方法も提案されている。
すなわち、まず、前記例において第３図（ａ）に示し
たように、ｐ−型シリコン基板２の裏面にエピタキシャ
ル成長法により、ほう素（Ｂ）などのｐ型不純物を添加
したp+エピタキシャル層１を形成したのち、第５図
（ａ）に示すように、ｐ−シリコン基板２の表面にウェ
ットエッチング法または、反応性イオンエッチング法な
どにより、ストライプ状の溝部Ｖを形成する。
たように、ｐ−型シリコン基板２の裏面にエピタキシャ
ル成長法により、ほう素（Ｂ）などのｐ型不純物を添加
したp+エピタキシャル層１を形成したのち、第５図
（ａ）に示すように、ｐ−シリコン基板２の表面にウェ
ットエッチング法または、反応性イオンエッチング法な
どにより、ストライプ状の溝部Ｖを形成する。
そして、第５図（ｂ）に示すように、このｐ−シリコ
ン基板２の表面に、エピタキシャル成長法により、n+層
３を形成する。
ン基板２の表面に、エピタキシャル成長法により、n+層
３を形成する。
この後さらに、第５図（ｃ）に示すように、表面を研
磨し、ストライプ状の溝部Ｖ内にのみn+層３を残留せし
めるように、他部のn+層３を除去する。
磨し、ストライプ状の溝部Ｖ内にのみn+層３を残留せし
めるように、他部のn+層３を除去する。
後は、第３図（ｄ）以下と同様である。
この方法では、ゲート表面が平坦な形状をなしている
ため、ソース側に形成される電荷注入層およびオーミッ
ク接触層としてのp+層５からゲートまでの距離は、ゲー
トの直上でも、ゲート間部でも一定となり、十分な耐圧
が得るとともに、オン抵抗の低減をはかることができ
る。
ため、ソース側に形成される電荷注入層およびオーミッ
ク接触層としてのp+層５からゲートまでの距離は、ゲー
トの直上でも、ゲート間部でも一定となり、十分な耐圧
が得るとともに、オン抵抗の低減をはかることができ
る。
しかしながら、この方法では、溝部の形成に際し、ウ
ェットエッチングでは、十分な精度を得ることが出来
ず、反応性イオンエッチング法では基板表面がプラズマ
ダメージをうけ、この上層に形成されるエピタキシャル
層の結晶性に劣化を生じやすい上、また研磨工程でもゲ
ート深さlgにばらつきを生じやすいなどの問題があっ
た。
ェットエッチングでは、十分な精度を得ることが出来
ず、反応性イオンエッチング法では基板表面がプラズマ
ダメージをうけ、この上層に形成されるエピタキシャル
層の結晶性に劣化を生じやすい上、また研磨工程でもゲ
ート深さlgにばらつきを生じやすいなどの問題があっ
た。
このように、従来の静電誘導トランジスタの製造方法
において埋め込みゲートの形成に際しては、不純物拡散
法によってもエピタキシャル成長法によっても、十分な
耐圧を得るとともに、オン抵抗の低減をはかり十分な動
作電流を得るということは不可能であるという問題があ
った。
において埋め込みゲートの形成に際しては、不純物拡散
法によってもエピタキシャル成長法によっても、十分な
耐圧を得るとともに、オン抵抗の低減をはかり十分な動
作電流を得るということは不可能であるという問題があ
った。
また、ゲート間距離ａの微細化をはかると同時にゲー
ト抵抗の低減をはかるのは困難であり、電圧増幅率の増
大は限界であった。
ト抵抗の低減をはかるのは困難であり、電圧増幅率の増
大は限界であった。
本発明は、前記実情に鑑みてなされたもので、電圧増
幅率が高くかつオン抵抗が低い、静電誘導トランジスタ
を提供することを目的とする。
幅率が高くかつオン抵抗が低い、静電誘導トランジスタ
を提供することを目的とする。
上記目的を達成するため、請求項１記載の発明は、 裏面側に高濃度の第１導電型を有する第１の半導体層
を形成してなる第１導電型の半導体基板の表面に、選択
的エピタキシャル成長法により第２導電型を有するスト
ライプ状またはメッシュ状の第２の半導体層を形成する
第２の半導体層形成工程と、 前記半導体基板及び前記第２の半導体層の表面に第１
導電型を有する第３の半導体層をエピタキシャル成長さ
せることにより、前記第３の半導体層に前記第２の半導
体層を埋め込むエピタキシャル成長工程と、 この第３の半導体層表面に高濃度の第１導電型を有す
る第４の半導体層を形成する第４の半導体層形成工程と
を含む ことを特徴とする。
を形成してなる第１導電型の半導体基板の表面に、選択
的エピタキシャル成長法により第２導電型を有するスト
ライプ状またはメッシュ状の第２の半導体層を形成する
第２の半導体層形成工程と、 前記半導体基板及び前記第２の半導体層の表面に第１
導電型を有する第３の半導体層をエピタキシャル成長さ
せることにより、前記第３の半導体層に前記第２の半導
体層を埋め込むエピタキシャル成長工程と、 この第３の半導体層表面に高濃度の第１導電型を有す
る第４の半導体層を形成する第４の半導体層形成工程と
を含む ことを特徴とする。
また、請求項２記載の発明は、請求項１記載の発明に
おいて、 前記エピタキシャル成長工程によって形成される前記
第２の半導体層は、 その表面が平坦であって、かつ、該表面が前記第３の
半導体層と前記第４の半導体層との界面に平行である。
おいて、 前記エピタキシャル成長工程によって形成される前記
第２の半導体層は、 その表面が平坦であって、かつ、該表面が前記第３の
半導体層と前記第４の半導体層との界面に平行である。
ことを特徴とする。
上記構成によれば、埋め込みゲートを構成する第２の
半導体層は表面が平坦でパターンエッジがシャープな高
精度のパターンを構成しており、前記埋め込み領域と前
記第４の半導体層との界面と並行するように形成されて
いるため、空乏層とソース側高濃度層との距離がゲート
直上領域でもゲート間に位置する領域でもほぼ一定とな
っており、耐圧の低下を招くことなく、オン抵抗の低減
をはかることができる。
半導体層は表面が平坦でパターンエッジがシャープな高
精度のパターンを構成しており、前記埋め込み領域と前
記第４の半導体層との界面と並行するように形成されて
いるため、空乏層とソース側高濃度層との距離がゲート
直上領域でもゲート間に位置する領域でもほぼ一定とな
っており、耐圧の低下を招くことなく、オン抵抗の低減
をはかることができる。
また、この場合、ゲート間距離ａは選択エピタキシャ
ル成長法に用いるマスクパターンの幅により決まるた
め、埋め込みゲートの不純物濃度を高くかつゲート間距
離ａを微細化することが可能となり、電圧増幅率の増大
が可能となる。
ル成長法に用いるマスクパターンの幅により決まるた
め、埋め込みゲートの不純物濃度を高くかつゲート間距
離ａを微細化することが可能となり、電圧増幅率の増大
が可能となる。
次に、本発明実施例の静電誘導トランジスタの製造方
法について図面を参照しつつ詳細に説明する。
法について図面を参照しつつ詳細に説明する。
第１図（ａ）乃至第１図（ｅ）は、本発明実施例の静
電誘導トランジスタの製造工程を示す図である。
電誘導トランジスタの製造工程を示す図である。
この静電誘導トランジスタの製造方法は、ゲートを構
成する埋め込み領域であるn+層３を選択的エピタキシャ
ル成長法によって形成するようにしたことを特徴とする
ものである。
成する埋め込み領域であるn+層３を選択的エピタキシャ
ル成長法によって形成するようにしたことを特徴とする
ものである。
まず、第３図（ａ）に示したのと同様に、ｐ−型シリ
コン基板２上にエピタキシャル成長法により、ほう素
（Ｂ）などのｐ型不純物を添加したp+エピタキシャル層
１を形成し、ほう素濃度１×1018〜1019/cm3のp+層１
と、同濃度１×1012〜1014/cm3のｐ−領域２とを備えた
シリコン基板を形成する。こののち、第１図（ａ）に示
すように、両面に酸化シリコン膜10を形成する。
コン基板２上にエピタキシャル成長法により、ほう素
（Ｂ）などのｐ型不純物を添加したp+エピタキシャル層
１を形成し、ほう素濃度１×1018〜1019/cm3のp+層１
と、同濃度１×1012〜1014/cm3のｐ−領域２とを備えた
シリコン基板を形成する。こののち、第１図（ａ）に示
すように、両面に酸化シリコン膜10を形成する。
この後、この酸化シリコン膜10をフォトリソ法により
パターニングし、第１図（ｂ）に示すように、ストライ
プ状のマスクを形成する。
パターニングし、第１図（ｂ）に示すように、ストライ
プ状のマスクを形成する。
次いで、第１図（ｃ）に示すように、このストライプ
状のマスク10を介して、選択的エピタキシャル成長法に
より、ｐ−型シリコン基板２の表面に膜厚３μｍ、リン
濃度５×1019/cm3のストライプ状のn+層30を形成する。
ここでは、フォスフィンPH3を不純物として含むSiCl4,S
iH2Cl2,SiHCl3等を原料ガスとし、CVD法により、エピタ
キシャル成長せしめて、形成しており、この領域が埋め
込み領域となる。
状のマスク10を介して、選択的エピタキシャル成長法に
より、ｐ−型シリコン基板２の表面に膜厚３μｍ、リン
濃度５×1019/cm3のストライプ状のn+層30を形成する。
ここでは、フォスフィンPH3を不純物として含むSiCl4,S
iH2Cl2,SiHCl3等を原料ガスとし、CVD法により、エピタ
キシャル成長せしめて、形成しており、この領域が埋め
込み領域となる。
この後、マスク10を除去し、第１図（ｄ）に示すよう
に、SiH4を原料ガスとしたCVD法により、該n+層３を埋
め込むためのｐ−エピタキシャル層４を堆積する。この
とき基板温度は950℃とし、まず、濃度補償層として膜
厚0.5μｍ、ほう素濃度１×1017/cm3のｐ−エピタキシ
ャル層、膜厚1.5μｍ、ほう素濃度１×1016/cm3のｐ−
エピタキシャル層を順次形成した後、膜厚４μｍ、ほう
素濃度１×1014/cm3のｐ−エピタキシャル層を形成す
る。
に、SiH4を原料ガスとしたCVD法により、該n+層３を埋
め込むためのｐ−エピタキシャル層４を堆積する。この
とき基板温度は950℃とし、まず、濃度補償層として膜
厚0.5μｍ、ほう素濃度１×1017/cm3のｐ−エピタキシ
ャル層、膜厚1.5μｍ、ほう素濃度１×1016/cm3のｐ−
エピタキシャル層を順次形成した後、膜厚４μｍ、ほう
素濃度１×1014/cm3のｐ−エピタキシャル層を形成す
る。
その後、当該堆積したエピタキシャル層４の表面は、
第１図（ｄ）に示すように、研磨されて平坦となる。こ
の研磨は、研磨剤と研磨クロスを使用したメカニカル研
磨またはアルカリ液による化学研磨等の周知の鏡面研磨
技術を用いて行うことができる。
第１図（ｄ）に示すように、研磨されて平坦となる。こ
の研磨は、研磨剤と研磨クロスを使用したメカニカル研
磨またはアルカリ液による化学研磨等の周知の鏡面研磨
技術を用いて行うことができる。
こののち、第１図（ｅ）に示すように、イオン注入法
により、該ｐ−エピタキシャル層４表面に不純物を注入
し、深さ１μｍ、不純物濃度５×1019/cm3のp+層５を形
成する。
により、該ｐ−エピタキシャル層４表面に不純物を注入
し、深さ１μｍ、不純物濃度５×1019/cm3のp+層５を形
成する。
この後、第１図（ｆ）に示すように、表面を酸化し、
これをマスクとして電極取り出しのため、ｐ−エピタキ
シャル層４とその表面に形成したp+層５の不必要な部分
をエッチング除去し、最後にアルミニウムなどの金属薄
膜からなる電極6,7,8を形成することによって、静電誘
導トランジスタが完成する。
これをマスクとして電極取り出しのため、ｐ−エピタキ
シャル層４とその表面に形成したp+層５の不必要な部分
をエッチング除去し、最後にアルミニウムなどの金属薄
膜からなる電極6,7,8を形成することによって、静電誘
導トランジスタが完成する。
この静電誘導トランジスタでは、埋め込みゲートを構
成するn+層３は高濃度であってかつ間隔ａの小さい、高
精度のパターンを構成しており、高い電圧増幅率を得る
ことができる。
成するn+層３は高濃度であってかつ間隔ａの小さい、高
精度のパターンを構成しており、高い電圧増幅率を得る
ことができる。
すなわち、この場合、ゲート間距離ａは選択エピタキ
シャル成長法に用いるマスクパターンの幅により決まる
ため、埋め込みゲートの不純物濃度を高くしかつゲート
間距離ａを微細化することが可能となり、電圧増幅率の
増大が可能となる。
シャル成長法に用いるマスクパターンの幅により決まる
ため、埋め込みゲートの不純物濃度を高くしかつゲート
間距離ａを微細化することが可能となり、電圧増幅率の
増大が可能となる。
また、この埋め込み領域（n+層３）は、表面が平坦で
パターンエッジがシャープな高精度のパターンを構成し
ており、ｐ−エピタキシャル層４とその表面に形成した
オーミック接触層および電流取り出し層としてのp+層５
の界面と並行するように形成されているため、空乏層と
ソース側高濃度層との距離がゲート直上領域でもゲート
間に位置する領域でもほぼ一定となっており、耐圧の低
下を招くことなく、オン抵抗の低減をはかることができ
る。
パターンエッジがシャープな高精度のパターンを構成し
ており、ｐ−エピタキシャル層４とその表面に形成した
オーミック接触層および電流取り出し層としてのp+層５
の界面と並行するように形成されているため、空乏層と
ソース側高濃度層との距離がゲート直上領域でもゲート
間に位置する領域でもほぼ一定となっており、耐圧の低
下を招くことなく、オン抵抗の低減をはかることができ
る。
また、n+層３が均一性より形成されるため、ばらつき
がなく特性の安定したが静電誘導トランジスタを得るこ
とが可能となる。
がなく特性の安定したが静電誘導トランジスタを得るこ
とが可能となる。
なお、前記実施例では、埋め込みゲートを形成する際
のマスクとして酸化シリコン膜を用いたが窒化シリコン
膜等の材料をもちいてもよいことはいうまでもない。
のマスクとして酸化シリコン膜を用いたが窒化シリコン
膜等の材料をもちいてもよいことはいうまでもない。
また、前記実施例では、埋め込みゲートは、ストライ
プ状をなすように形成されたが、ストライプ状に限定さ
れるものではなく、メッシュ状でもよい。
プ状をなすように形成されたが、ストライプ状に限定さ
れるものではなく、メッシュ状でもよい。
さらにまた、これらの実施例では、ｐチャネルの静電
誘導トランジスタについて説明したが、ｎチャネルの静
電誘導トランジスタについても適用可能であることはい
うまでもない。
誘導トランジスタについて説明したが、ｎチャネルの静
電誘導トランジスタについても適用可能であることはい
うまでもない。
以上説明してきたように、本発明の静電誘導トランジ
スタによれば、埋め込みゲートを構成するストライプ状
またはメッシュ状の第２の半導体層の形成を、マスクを
用いた選択的エピタキシャル成長法により、形成するよ
うにしているため、埋め込みゲートの不純物濃度を高く
しかつゲート間距離ａを微細化することが可能となり、
電圧増幅率の増大が可能となる。
スタによれば、埋め込みゲートを構成するストライプ状
またはメッシュ状の第２の半導体層の形成を、マスクを
用いた選択的エピタキシャル成長法により、形成するよ
うにしているため、埋め込みゲートの不純物濃度を高く
しかつゲート間距離ａを微細化することが可能となり、
電圧増幅率の増大が可能となる。
第１図（ａ）乃至第１図（ｆ）は本発明実施例の静電誘
導トランジスタの製造工程図、第２図（ａ）乃至第２図
（ｃ）は、静電誘導トランジスタを示す図、第３図
（ａ）乃至第３図（ｄ）は従来例の静電誘導トランジス
タの製造工程図、第４図は、従来の静電誘導トランジス
タの動作説明図、第５図（ａ）乃至第５図（ｃ）は従来
例の静電誘導トランジスタの製造工程図である。 １……p+層、1s……n+層、２……ｐ−シリコン基板、
３、30……n+層、４……ｐ−エピタキシャル層、５……
p+層、６……ドレイン電極、７……ゲート電極、８……
ソース電極、10……酸化シリコン膜。
導トランジスタの製造工程図、第２図（ａ）乃至第２図
（ｃ）は、静電誘導トランジスタを示す図、第３図
（ａ）乃至第３図（ｄ）は従来例の静電誘導トランジス
タの製造工程図、第４図は、従来の静電誘導トランジス
タの動作説明図、第５図（ａ）乃至第５図（ｃ）は従来
例の静電誘導トランジスタの製造工程図である。 １……p+層、1s……n+層、２……ｐ−シリコン基板、
３、30……n+層、４……ｐ−エピタキシャル層、５……
p+層、６……ドレイン電極、７……ゲート電極、８……
ソース電極、10……酸化シリコン膜。
フロントページの続き (72)発明者 田渕 俊宏 神奈川県平塚市万田1200 株式会社小松 製作所研究所内 (72)発明者 森 一仁 神奈川県平塚市万田1200 株式会社小松 製作所研究所内 (56)参考文献 特開 昭62−13073（ＪＰ，Ａ) 特開 昭50−116286（ＪＰ，Ａ) 特開 昭60−175462（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (2)
- 【請求項１】裏面側に高濃度の第１導電型を有する第１
の半導体層を形成してなる第１導電型の半導体基板の表
面に、選択的エピタキシャル成長法により第２導電型を
有するストライプ状またはメッシュ状の第２の半導体層
を形成する第２の半導体層形成工程と、 前記半導体基板及び前記第２の半導体層の表面に第１導
電型を有する第３の半導体層をエピタキシャル成長させ
ることにより、前記第３の半導体層に前記第２の半導体
層を埋め込むエピタキシャル成長工程と、 この第３の半導体層表面に高濃度の第１導電型を有する
第４の半導体層を形成する第４の半導体層形成工程とを
含む ことを特徴とする半導体装置の製造方法。 - 【請求項２】前記エピタキシャル成長工程によって形成
される前記第２の半導体層は、 その表面が平坦であって、かつ、該表面が前記第３の半
導体層と前記第４の半導体層との界面に平行である ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285242A JP2808122B2 (ja) | 1988-11-11 | 1988-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285242A JP2808122B2 (ja) | 1988-11-11 | 1988-11-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02130965A JPH02130965A (ja) | 1990-05-18 |
| JP2808122B2 true JP2808122B2 (ja) | 1998-10-08 |
Family
ID=17688956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285242A Expired - Fee Related JP2808122B2 (ja) | 1988-11-11 | 1988-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808122B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554561A (en) * | 1993-04-30 | 1996-09-10 | Texas Instruments Incorporated | Epitaxial overgrowth method |
| US20070029573A1 (en) * | 2005-08-08 | 2007-02-08 | Lin Cheng | Vertical-channel junction field-effect transistors having buried gates and methods of making |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116286A (ja) * | 1974-02-27 | 1975-09-11 | ||
| JPS60175462A (ja) * | 1984-02-21 | 1985-09-09 | Sanyo Electric Co Ltd | 静電誘導型半導体装置の製造方法 |
| JPS6213073A (ja) * | 1985-07-11 | 1987-01-21 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-11-11 JP JP63285242A patent/JP2808122B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02130965A (ja) | 1990-05-18 |
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