JPH04356966A - 絶縁ゲート型電界効果トランジスタ - Google Patents

絶縁ゲート型電界効果トランジスタ

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JPH04356966A
JPH04356966A JP13019991A JP13019991A JPH04356966A JP H04356966 A JPH04356966 A JP H04356966A JP 13019991 A JP13019991 A JP 13019991A JP 13019991 A JP13019991 A JP 13019991A JP H04356966 A JPH04356966 A JP H04356966A
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JP
Japan
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diffusion region
gate electrode
region
low concentration
electrode
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Withdrawn
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JP13019991A
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English (en)
Inventor
Shinichi Kawai
川合 眞一
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は絶縁ゲート型電界効果ト
ランジスタ、特にダブルゲート構造の絶縁ゲート型電界
効果トランジスタの構造に関する。
【0002】絶縁ゲート型電界効果トランジスタ(MO
SFET)は高集積性に優れている。しかし、高集積化
の進行につれて素子サイズが大幅に縮小され、それに伴
ってゲート長が大幅に縮小されてきた場合、通常のMO
S構造では、短チャネル効果のためにゲート電極でオン
/オフ制御を完全に行うのが困難になってくる。
【0003】そこで、電総研の関川等によって提案され
たのがダブルゲート構造のMOSFET(XMOS)で
ある。このXMOSでは、チャネル部分の上部と下部に
それぞれ絶縁膜を介してゲート電極を設け、その上部ゲ
ート電極と下部ゲート電極によってチャネル部分の制御
がなされるので、より完全なオン/オフ制御が可能にな
る。またそれと同時に、チャネルのポテンシャルを上下
のゲート電極で引っ張る(nチャネルの場合チャネルの
ポテンシャルを効果的に引き下げる)かたちになるので
、素子の駆動電流値を上げることも可能になる。
【0004】しかし、このXMOSには、ドレイン耐圧
の低下、或いはホットキャリアによる素子性能の変動等
の問題があり、改善が望まれている。
【0005】
【従来の技術】図4はXMOSの原理構成図で、図中、
51は支持基板、52はチャネル領域、53は下部ゲー
ト酸化膜、54は上部ゲート酸化膜、55は下部ゲート
電極、56は上部ゲート電極、57はソース拡散領域、
58はドレイン拡散領域、61は気相成長絶縁膜を示す
【0006】XMOSは原理的には同図に示すように薄
膜SOI層を用いて構成されているが、一般に薄膜SO
I/MOSにおいては下部ゲート酸化膜53の厚さが薄
いとドレイン拡散領域58と下部ゲート電極55の間の
電界が強くなり、ドレイン拡散領域58近傍でのキャリ
アなだれ増倍が顕著になることが指摘されている。〔1
990SSDM(国際固体素子材料カンファレンス論文
集)p. 357〕即ち、XMOSにおいては、下部ゲ
ート電極55の効果を上げるためには下部ゲート酸化膜
53の厚さを薄くする必要があるが、反面、ドレイン拡
散領域58近傍でのキャリアのなだれ増倍を防ぐために
はそれを厚くしドレイン拡散領域58と下部ゲート電極
55間の電界強度を弱める必要があり、両者はトレード
オフの関係にある。
【0007】そこで従来、薄膜SOI/MOSの上記キ
ャリアのなだれ増倍によるドレイン耐圧の低下の問題に
対しては、チャネル領域の両側を周知のLDD(Lig
htly Dosed Drain) 構造にし、チャ
ネル領域とソース及びドレイン拡散領域との間にそれぞ
れ低濃度ソース拡散領域及び低濃度ドレイン拡散領域を
設けることによって、ドレイン拡散領域近傍の電界を緩
和し、ドレイン拡散領域近傍でのキャリアのなだれ増倍
を抑える構造が提案された。
【0008】図5はこのLDD構造を有する薄膜SOI
/MOSの側断面図を模式的に表したもので、図中、5
1は支持基板、52はチャネル領域、53は下地酸化膜
、54はゲート酸化膜、56はゲート電極、57は高濃
度ソース拡散領域、58は高濃度ドレイン拡散領域、5
9は低濃度ソース拡散領域、60は低濃度ドレイン拡散
領域、62はスペーサ用絶縁膜(絶縁膜サイドウォール
)を示している。
【0009】
【発明が解決しようとする課題】しかし上記LDD構造
の薄膜SOI/MOSにおいては、低濃度のために高抵
抗な低濃度ソース拡散領域59及び低濃度ドレイン拡散
領域60の存在が素子の寄生抵抗を増大させて駆動電流
が低下するという問題がある。
【0010】そして更に、低濃度ドレイン拡散領域60
によるキャリアのなだれ増倍防止効果が不十分で、発生
したホットキャリアが、低濃度ドレイン拡散領域60の
上部或いは下部のゲート酸化膜54或いは53に注入さ
れた際には、その部分の上下に制御電極がないために、
前記ホットキャリアによる電荷が中和されずにそのまま
残留し、この電荷により低濃度ドレイン拡散領域60が
空乏化されて、一層の寄生抵抗の増大を招き、素子の駆
動電流が大幅に低下するという問題を生ずる。
【0011】そこで本発明は、ドレイン近傍におけるキ
ャリアのなだれ増倍を抑止し、且つ寄生抵抗の増大を防
止することが可能なXMOS(ダブルゲート型MOSF
ET)の構造を提供することを目的とする。
【0012】
【課題を解決するための手段】上記課題は、チャネル領
域形成層としての一導電型半導体薄膜層の上下に絶縁膜
を介して対向する上部ゲート電極と下部ゲート電極を有
し、且つ該半導体薄膜層の該上部電極と下部電極との間
に挟まれたチャネル形成領域の両側に、該チャネル形成
領域に隣接して反対導電型のソース拡散領域及びドレイ
ン拡散領域を有する絶縁ゲート型電界効果トランジスタ
において、該上部ゲート電極と該下部ゲート電極との長
さが異なり、且つ該半導体薄膜層の該長い方のゲート電
極のみに覆われる領域に、該ソース拡散領域及びドレイ
ン拡散領域よりも低不純物濃度の反対導電型低濃度拡散
領域が設けられている本発明による絶縁ゲート型電界効
果トランジスタによって解決される。
【0013】
【作用】図1は本発明の原理説明用模式側断面図で、図
中、1は半導体支持基板、2はチャネル領域、3は下部
ゲート酸化膜、4は上部ゲート酸化膜、5は下部ゲート
電極、6は上部ゲート電極、7はソース拡散領域、8は
ドレイン拡散領域、9は低濃度ソース拡散領域、10は
低濃度ドレイン拡散領域、11は気相成長絶縁膜を示す
【0014】即ち本発明に係るXMOSは、図1に示す
ように、上下のゲート電極6、5の長さを変えて例えば
上部ゲート電極6を短くしその中心部を下部ゲート電極
5の中心部と一致させて半導体薄膜層の上下にゲート酸
化膜3若しくは4を介して対向して配置し、半導体薄膜
層の上下両ゲート電極5、6に挟まれているチャネル領
域2をエンハンスメント型、下部ゲート電極5のみで覆
われている部分9、10を低濃度のデプリーション型と
することを構造上の特徴としている。
【0015】即ち、上下のゲート電極6、5に挟まれて
いるチャネル領域2において、オン/オフの制御性を高
め且つオン/オフ制御電流を高めるという本来のXMO
Sの利点を生かし、その上で、上記半導体薄膜層の長い
方のゲート電極例えば下部ゲート電極5のみによって覆
われている部分にソース/ドレイン拡散領域7、8と同
導電型のデプリーション型領域である低濃度ソース拡散
領域9と低濃度ドレイン拡散領域10を設けてドレイン
近傍の電界強度を弱めてホットキャリアの発生を抑え、
且つ長い方の例えば下部ゲート電極5に印加される電圧
によって低濃度ソース拡散領域9及び低濃度ドレイン拡
散領域10のキャリア密度を増やして寄生抵抗の増大を
抑える。また、更にホットキャリアの影響に対しても抑
制の効果が期待できる。
【0016】以上により、オン/オフ制御精度及び電流
駆動能力が高く、且つホットキャリアに対し高信頼性を
有するXMOSが提供される。
【0017】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図2は本発明に係るXMOSの一実施例の模式
側断面図、図3は本発明に係るXMOSの製造方法の一
実施例の模式工程断面図である。全図を通じ同一対象物
は同一符合で示す。
【0018】本発明る係るXMOSは、例えば図2に示
すように構成される。図2において、21は半導体支持
基板、22は厚さ 0.1μm程度の半導体薄膜層から
なる不純物濃度1×1015cm−3程度のp− 型チ
ャネル領域、23は厚さ 200Å程度の下部ゲート酸
化膜、24は厚さ 200Å程度の上部ゲート酸化膜、
25は厚さ2000Å程度のポリSi層からなるゲート
長(LG) =1.0 μm程度の下部ゲート電極、2
6は厚さ2000Å程度のポリSi層からなる LG 
=0.6 μm程度の上部ゲート電極、27は不純物濃
度1×1020cm−3程度のn+ 型ソース拡散領域
、28は不純物濃度2×1020cm−3程度のn+ 
型ドレイン拡散領域、29は不純物濃度4×1018c
m−3程度のn− 型低濃度ソース拡散領域、30は不
純物濃度4×1018cm−3程度のn− 型低濃度ド
レイン拡散領域、31は気相成長酸化シリコン(CVD
−SiO2)膜、32は厚さ2000Å程度のSiO2
スペーサ(サイドウォール)を示す。
【0019】そして上記構成を有するXMOSは以下に
図3の模式工程断面図を参照して説明する方法で容易に
形成される。 図3(a) 参照 即ち、先ず1×1015cm−3程度の不純物濃度を有
するp− 型Si基板222 に周知のメサエッチング
手段により素子形成領域にAQ に対応する高さ 0.
1μm程度の台状部222Qを形成し、次いで熱酸化に
よりこの基板の全面上に厚さ 200Å程度の下部ゲー
ト酸化膜23を形成する。
【0020】図3(b) 参照 次いで上記基板上に例えばn型不純物が高濃度にドープ
され高導電性を有する厚さ2000Å程度の第1のポリ
Si層を形成し、周知の方法でパターニングを行い前記
台状部222Q(素子形成領域AQ )上に、ゲート長
 1.0μm程度のポリSi下部ゲート電極25を形成
する。
【0021】図3(c) 参照 次いで上記基板上に厚さ 1.5μm程度のCVD−S
iO2膜31を形成した後、研摩手段により上面を 0
.5μm程度削り戻してCVD−SiO2膜31の上面
を平坦にする。
【0022】図3(d) 参照 次いで上記基板を反転し、前記CVD−SiO2膜31
を介し、周知の電圧印加・加熱の方法により半導体支持
基板21上に接着する。
【0023】図3(e) 参照 次いで上部基板即ち反転接着されたp− 型Si基板2
22 をその底面から、台状の素子形成領域AQ を有
する側の凹部上の下部ゲート酸化膜23をストッパとし
て研摩除去し、前記CVD−SiO2膜21の上面に埋
め込まれたp− 型Si基板222 からなるp− 型
Si薄膜層122 を形成する。
【0024】図3(f) 参照 次いで上記p− 型Si薄膜層122 に通常のLDD
構造形成プロセスに従い、先ずp− 型Si薄膜層12
2 上に厚さ 300Å程度の上部ゲート酸化膜24を
形成し、次いでこのゲート酸化膜24上にドープドポリ
Siからなるゲート長 0.6μm程度の上部ゲート電
極26を形成し、次いで上部ゲート電極26をマスクに
しp− 型Si薄膜層122内に不純物をイオン注入し
て4×1018cm−3程度の不純物濃度を有するn−
型低濃度ソース拡散領域29及びn− 型低濃度ドレイ
ン拡散領域30を形成し、次いでこの上部ゲート電極2
6形成面上に厚さ1500Å程度のCVD−SiO2膜
を形成し、異方性ドライエッチング手段による全面エッ
チングを行って上部ゲート電極26の側面に厚さ200
0Å程度のSiO2スペーサ(サイドウォール)32を
形成し、次いで上記SiO2スペーサ32を有する上部
ゲート電極26をマスクにしてp− 型Si薄膜層12
2 内に不純物をイオン注入して2×1020cm−3
程度の不純物濃度を有するn+ 型ソース拡散領域27
及びn+ 型ドレイン拡散領域28を形成し、図2に示
したのと同様なXMOSが完成する。なおp− 型Si
薄膜層122 がそのまま残留する上部ゲート電極26
と下部ゲート電極25に挟まれた領域はp− 型チャネ
ル領域22となる。
【0025】このようにして形成された図2に示すXM
OSにおいては、通常のXMOS同様にチャネル領域2
2が上下のゲート電極26、25で制御されるのでほぼ
完全なオン/オフ制御が可能であるのは勿論であるが、
それに加えて、上部ゲート電極26と下部ゲート電極2
5の両者に挟まれたp− 型チャネル領域22とn+ 
型ソース拡散領域27及びn+ 型ドレイン拡散領域2
8との間にはそれぞれn− 型低濃度ソース拡散領域2
9若しくはn− 型低濃度ドレイン拡散領域30が介在
するので、動作時におけるソース及びドレイン領域端部
の電界強度は緩和されてホットキャリアの発生が抑制さ
れ、更にまた、高抵抗を有するのn− 型低濃度ソース
拡散領域29及びn− 型低濃度ドレイン拡散領域30
は共に下部ゲート電極25に覆われているので、動作時
に下部ゲート電極25に印加される電圧によりキャリア
密度が増大し低抵抗化されるので、従来の構造に比べ電
流駆動能力は大幅に増大し、且つホットキャリアの影響
自体も抑えられるという優れた性能が得られる。
【0026】
【発明の効果】以上説明のように本発明によれば、チャ
ネルオンの状態で大きな駆動電流が得られ、且つチャネ
ルオフの状態でチャネル電流をほぼ完全に遮断すること
ができ、更にホットキャリアに対する信頼性の高いダブ
ルゲート型MOSトランジスタが形成できるので、高電
源電圧の適用が可能になって素子動作の高速化が図れる
【0027】従って本発明は半導体ICの高速化、高信
頼性に寄与するところが大きい。
【図面の簡単な説明】
【図1】  本発明の原理説明用模式側断面図
【図2】
  本発明に係るXMOSの一実施例の模式側断面図
【図3】  本発明に係るXMOSの製造方法の一実施
例の模式工程断面図
【図4】  XMOSの原理構成図
【図5】  従来のLDD構造を有する薄膜SOI/M
OSの模式側断面図
【符号の説明】
1  半導体支持基板 2  チャネル領域 3  下部ゲート酸化膜 4  上部ゲート酸化膜 5  下部ゲート電極 6  上部ゲート電極 7  ソース拡散領域 8  ドレイン拡散領域 9  低濃度ソース拡散領域 10  低濃度ドレイン拡散領域 11  気相成長絶縁膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  チャネル領域形成層としての一導電型
    半導体薄膜層の上下に絶縁膜を介して対向する上部ゲー
    ト電極と下部ゲート電極を有し、且つ該半導体薄膜層の
    該上部電極と下部電極との間に挟まれたチャネル形成領
    域の両側に、該チャネル形成領域に隣接して反対導電型
    のソース拡散領域及びドレイン拡散領域を有する絶縁ゲ
    ート型電界効果トランジスタにおいて、該上部ゲート電
    極と該下部ゲート電極との長さが異なり、且つ該半導体
    薄膜層の該長い方のゲート電極のみに覆われる領域に、
    該ソース拡散領域及びドレイン拡散領域よりも低不純物
    濃度の反対導電型低濃度拡散領域が設けられていること
    を特徴とする絶縁ゲート型電界効果トランジスタ。
JP13019991A 1991-06-03 1991-06-03 絶縁ゲート型電界効果トランジスタ Withdrawn JPH04356966A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5708286A (en) * 1995-03-31 1998-01-13 Kabushiki Kaisha Toyota Chuo Kenkyusho Insulated gate semiconductor device and fabrication method therefor
US5981990A (en) * 1995-07-11 1999-11-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device, method of manufacturing the same and method of using the same
JP2004507096A (ja) * 2000-08-18 2004-03-04 シーメンス アクチエンゲゼルシヤフト 有機電界効果トランジスタ(ofet),該有機電界効果トランジスタの製造方法、前記有機電界効果トランジスタから形成される集積回路、及び該集積回路の使用
WO2011027705A1 (ja) * 2009-09-01 2011-03-10 シャープ株式会社 半導体装置、アクティブマトリクス基板、及び表示装置
JP5468612B2 (ja) * 2009-09-01 2014-04-09 シャープ株式会社 半導体装置、アクティブマトリクス基板、及び表示装置

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Effective date: 19980903