JPH05291580A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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- JPH05291580A JPH05291580A JP8715192A JP8715192A JPH05291580A JP H05291580 A JPH05291580 A JP H05291580A JP 8715192 A JP8715192 A JP 8715192A JP 8715192 A JP8715192 A JP 8715192A JP H05291580 A JPH05291580 A JP H05291580A
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Abstract
(57)【要約】
【目的】 縦型二重拡散ＭＯＳＦＥＴからなるセル部お
よびその周囲に外周部領域を有する半導体装置で、高耐
圧化を達成すると共に内蔵ダイオードの逆回復時間の短
い高性能な半導体装置およびその製法を提供する。 【構成】 外周部領域の深さがＢＷ領域の深さより深く
形成されることにより、高耐圧化と内蔵ダイオードの逆
回復時間の短縮化を達成する。その製法としては、半導
体基板の外周部領域形成場所に第１段の不純物導入が行
われて第１の外周部領域10ａが形成されたのち、ＢＷ領
域および外周周部領域の形成場所に再度不純物が導入さ
れることにより、外周部領域10がＢＷ領域２より深く形
成される。
よびその周囲に外周部領域を有する半導体装置で、高耐
圧化を達成すると共に内蔵ダイオードの逆回復時間の短
い高性能な半導体装置およびその製法を提供する。 【構成】 外周部領域の深さがＢＷ領域の深さより深く
形成されることにより、高耐圧化と内蔵ダイオードの逆
回復時間の短縮化を達成する。その製法としては、半導
体基板の外周部領域形成場所に第１段の不純物導入が行
われて第１の外周部領域10ａが形成されたのち、ＢＷ領
域および外周周部領域の形成場所に再度不純物が導入さ
れることにより、外周部領域10がＢＷ領域２より深く形
成される。
Description
【０００１】
【産業上の利用分野】本発明は縦型二重拡散のＭＯＳＦ
ＥＴを含む半導体装置およびその製法に関する。さらに
詳しくは、高耐圧化と共に内蔵ダイオードの逆回復時間
の短縮化を図った縦型二重拡散ＭＯＳＦＥＴを含む半導
体装置およびその製法に関する。
ＥＴを含む半導体装置およびその製法に関する。さらに
詳しくは、高耐圧化と共に内蔵ダイオードの逆回復時間
の短縮化を図った縦型二重拡散ＭＯＳＦＥＴを含む半導
体装置およびその製法に関する。
【０００２】
【従来の技術】縦型二重拡散のＭＯＳＦＥＴはきわめて
狭いチャネル長を精度よく形成できるため、高速、高性
能のＭＯＳＦＥＴとして利用されている。このＭＯＳＦ
ＥＴを１個のチップ内にアレイ状に並べ、メモリのセル
部が形成され、そのセル部の外側にセンスアンプ部など
が形成され、セル部の外周には他の素子部と区画すると
共に耐圧を支配するため、高濃度不純物の外周部領域が
形成されている。
狭いチャネル長を精度よく形成できるため、高速、高性
能のＭＯＳＦＥＴとして利用されている。このＭＯＳＦ
ＥＴを１個のチップ内にアレイ状に並べ、メモリのセル
部が形成され、そのセル部の外側にセンスアンプ部など
が形成され、セル部の外周には他の素子部と区画すると
共に耐圧を支配するため、高濃度不純物の外周部領域が
形成されている。
【０００３】従来の縦型二重拡散ＭＯＳＦＥＴによりセ
ル部を構成したセル部の外周部の構造を図４に示す。図
４に示す例はｎチャネルの二重拡散ＭＯＳＦＥＴおよび
その外周部の例であるが、ｐチャネルのＭＯＳＦＥＴで
も導電型のｎとｐが逆になるだけで同じである。図４に
おいて、ｎ＋型半導体基板１ａ上にｎ−型の半導体結晶
層がエピタキシャル成長されたエピタキシャル層１ｂが
形成されている。ＭＯＳＦＥＴ部分はエピタキシャル層
１ｂにｐ＋型のベースウェル領域（以下、ＢＷ領域とい
う）２が形成され、該ｐ＋型ＢＷ領域２の周囲にｐ型の
チャネル領域３が形成され、そのｐ型チャネル領域３の
内部にｎ型の拡散領域が形成されソース領域４が形成さ
れている。このチャネル領域３の周端部とソース領域４
の周端部との間隙部が動作領域Ａとなるチャネル長にな
り、この寸法が所望の寸法になるように、ｐ型チャネル
領域３およびｎ型ソース領域４が形成される。ｎ型のエ
ピタキシャル層１ｂ上には絶縁膜７ａを介してゲート電
極６が、前述のチャネル領域３でエピタキシャル層１ｂ
の表面に露出して動作領域Ａを形成している部分をカバ
ーするように形成されると共に、ゲート電極６の表面に
は絶縁膜７ｂが被覆され、ソース領域４およびＢＷ領域
２の形成された表面にソース電極８が、また半導体基板
１ａの裏面にはドレイン電極９が形成されて、縦型ＭＯ
ＳＦＥＴからなるセル11が構成されている。この構造で
半導体基板１ａとエピタキシャル層１ｂを合わせて半導
体基板１として扱う。
ル部を構成したセル部の外周部の構造を図４に示す。図
４に示す例はｎチャネルの二重拡散ＭＯＳＦＥＴおよび
その外周部の例であるが、ｐチャネルのＭＯＳＦＥＴで
も導電型のｎとｐが逆になるだけで同じである。図４に
おいて、ｎ＋型半導体基板１ａ上にｎ−型の半導体結晶
層がエピタキシャル成長されたエピタキシャル層１ｂが
形成されている。ＭＯＳＦＥＴ部分はエピタキシャル層
１ｂにｐ＋型のベースウェル領域（以下、ＢＷ領域とい
う）２が形成され、該ｐ＋型ＢＷ領域２の周囲にｐ型の
チャネル領域３が形成され、そのｐ型チャネル領域３の
内部にｎ型の拡散領域が形成されソース領域４が形成さ
れている。このチャネル領域３の周端部とソース領域４
の周端部との間隙部が動作領域Ａとなるチャネル長にな
り、この寸法が所望の寸法になるように、ｐ型チャネル
領域３およびｎ型ソース領域４が形成される。ｎ型のエ
ピタキシャル層１ｂ上には絶縁膜７ａを介してゲート電
極６が、前述のチャネル領域３でエピタキシャル層１ｂ
の表面に露出して動作領域Ａを形成している部分をカバ
ーするように形成されると共に、ゲート電極６の表面に
は絶縁膜７ｂが被覆され、ソース領域４およびＢＷ領域
２の形成された表面にソース電極８が、また半導体基板
１ａの裏面にはドレイン電極９が形成されて、縦型ＭＯ
ＳＦＥＴからなるセル11が構成されている。この構造で
半導体基板１ａとエピタキシャル層１ｂを合わせて半導
体基板１として扱う。
【０００４】この種の縦型ＭＯＳＦＥＴは、ソース電極
８からのチャネル領域３への電流注入により、ソース領
域４、チャネル領域３およびドレイン領域１ｂのあいだ
でｎｐｎのバイポーラトランジスタが形成され、ベース
領域への電流注入で増幅されて大電流が流れ、ＭＯＳＦ
ＥＴを破壊することになる。そのため、ソース電極から
のベース電流注入とならないように、高濃度のｐ＋型Ｂ
Ｗ領域２が形成されている。また、セル部Ｂの外周部に
はＢＷ領域２と同時に前述のｐ＋型の外周部領域10が形
成されている。その結果ｐｎ接合の空乏層は図４の破線
Ｃで示すように、セル部Ｂから外周領域10の外側まで連
続して延び、半導体基板１の表面に現われるのは外周領
域10の外側になる。
８からのチャネル領域３への電流注入により、ソース領
域４、チャネル領域３およびドレイン領域１ｂのあいだ
でｎｐｎのバイポーラトランジスタが形成され、ベース
領域への電流注入で増幅されて大電流が流れ、ＭＯＳＦ
ＥＴを破壊することになる。そのため、ソース電極から
のベース電流注入とならないように、高濃度のｐ＋型Ｂ
Ｗ領域２が形成されている。また、セル部Ｂの外周部に
はＢＷ領域２と同時に前述のｐ＋型の外周部領域10が形
成されている。その結果ｐｎ接合の空乏層は図４の破線
Ｃで示すように、セル部Ｂから外周領域10の外側まで連
続して延び、半導体基板１の表面に現われるのは外周領
域10の外側になる。
【０００５】
【発明が解決しようとする課題】従来の縦型ＭＯＳＦＥ
Ｔをセル部として使用した半導体装置では、ドレイン電
極（ドレイン領域１ｂ）とソース電極（ＢＷ領域２）間
で耐圧不良が発生し易い。この耐圧は空乏層Ｃの拡がり
が大きい（ｐ＋領域からの距離が大きい）程強くなる
が、とくに半導体基板１の表面での空乏層の拡がり部分
Ｄが表面の汚染などで小さくなり、耐圧劣化の原因にな
り易い。
Ｔをセル部として使用した半導体装置では、ドレイン電
極（ドレイン領域１ｂ）とソース電極（ＢＷ領域２）間
で耐圧不良が発生し易い。この耐圧は空乏層Ｃの拡がり
が大きい（ｐ＋領域からの距離が大きい）程強くなる
が、とくに半導体基板１の表面での空乏層の拡がり部分
Ｄが表面の汚染などで小さくなり、耐圧劣化の原因にな
り易い。
【０００６】この耐圧はＢＷ領域や周辺部領域10を深く
形成することにより、大きくすることができるが、ＢＷ
領域２が深くなると内蔵ダイオードの逆回復時間が長く
なり、素子特性が劣化するという問題がある。
形成することにより、大きくすることができるが、ＢＷ
領域２が深くなると内蔵ダイオードの逆回復時間が長く
なり、素子特性が劣化するという問題がある。
【０００７】本発明は、高耐圧化の向上と内蔵ダイオー
ドの逆回復時間を短くするという従来の裏腹の関係にあ
る二つの特性を共に満足する半導体装置およびその製法
を提供することを目的とする。
ドの逆回復時間を短くするという従来の裏腹の関係にあ
る二つの特性を共に満足する半導体装置およびその製法
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は、第１の導電型の高濃度領域であるベースウェル領域
を介して第２の導電型のソース領域およびドレイン領域
のそれぞれが半導体基板の表面側と裏面側のいずれかに
形成された縦型二重拡散ＭＯＳＦＥＴからなるセル部
と、該セル部の周囲に第１の導電型の高濃度領域で形成
された外周部領域とを有する半導体装置であって、前記
外周部領域の深さが前記ベースウェル領域の深さより深
く形成されてなるものである。
は、第１の導電型の高濃度領域であるベースウェル領域
を介して第２の導電型のソース領域およびドレイン領域
のそれぞれが半導体基板の表面側と裏面側のいずれかに
形成された縦型二重拡散ＭＯＳＦＥＴからなるセル部
と、該セル部の周囲に第１の導電型の高濃度領域で形成
された外周部領域とを有する半導体装置であって、前記
外周部領域の深さが前記ベースウェル領域の深さより深
く形成されてなるものである。
【０００９】また、本発明による半導体装置の製法は、
第２の導電型の半導体基板に縦型二重拡散ＭＯＳＦＥＴ
からなるセルがアレイ状に形成され、該セル部の周囲に
第１の導電型の高濃度不純物の外周部領域が形成される
半導体装置の製法であって、前記外周部領域の形成場所
に第１の導電型の高濃度不純物が導入されて第１の外周
部領域が形成されたのちに、前記セルのベースウェル形
成場所および前記外周部領域形成場所に再度第１の導電
型の高濃度不純物が導入され、そののち前記セル部のＭ
ＯＳＦＥＴが形成されてなるものである。
第２の導電型の半導体基板に縦型二重拡散ＭＯＳＦＥＴ
からなるセルがアレイ状に形成され、該セル部の周囲に
第１の導電型の高濃度不純物の外周部領域が形成される
半導体装置の製法であって、前記外周部領域の形成場所
に第１の導電型の高濃度不純物が導入されて第１の外周
部領域が形成されたのちに、前記セルのベースウェル形
成場所および前記外周部領域形成場所に再度第１の導電
型の高濃度不純物が導入され、そののち前記セル部のＭ
ＯＳＦＥＴが形成されてなるものである。
【００１０】
【作用】本発明によれば、ＢＷ領域が形成される前に外
周部領域に高濃度不純物領域の第１の外周部領域が形成
され、そののちに、ＢＷ領域形成場所とさらに外周部領
域形成場所に高濃度の不純物の導入がなされて、外周部
領域がＢＷ領域より深く形成されているため、耐圧をき
める半導体基板表面での空乏層の拡がり部分Ｄは外周部
領域が深く形成されることにより拡がり、高耐圧化が達
成されると共に、セル部分ではＢＷ領域が浅く形成さ
れ、内蔵ダイオード逆回復時間が充分短い素子として作
動する。
周部領域に高濃度不純物領域の第１の外周部領域が形成
され、そののちに、ＢＷ領域形成場所とさらに外周部領
域形成場所に高濃度の不純物の導入がなされて、外周部
領域がＢＷ領域より深く形成されているため、耐圧をき
める半導体基板表面での空乏層の拡がり部分Ｄは外周部
領域が深く形成されることにより拡がり、高耐圧化が達
成されると共に、セル部分ではＢＷ領域が浅く形成さ
れ、内蔵ダイオード逆回復時間が充分短い素子として作
動する。
【００１１】
【実施例】つぎに、図面を参照しながら本発明について
説明する。図１は本発明の一実施例であるセル部Ｂの端
部のセル11であるｎチャネルの縦型二重拡散ＭＯＳＦＥ
Ｔ部分と外周部領域を示す断面説明図である。図１にお
いてｎ＋型（第２の導電型）の半導体基板１ａ上に、ｎ
−のエピタキシャル層１ｂが形成され、エピタキシャル
層１ｂにはｐ＋型（第１の導電型）のＢＷ領域２が形成
され、ＢＷ領域２の横側にチャネル領域３が形成され、
その上にソース領域４が拡散などにより形成されてい
る。このチャネル領域３の端部とソース領域４の端部と
の間隔がチャネル長となり、動作領域Ａとなる。チャネ
ル領域３の動作領域Ａ上には絶縁膜７ａを介してゲート
電極６が形成され、このゲート電極６は隣りのセルの動
作領域上まで延びている。ｐ＋型のＢＷ領域２およびソ
ース領域４上にはアルミニウムがスパッタなどにより付
着され、ソース電極８が形成されている。この構造で、
半導体基板１ａとエピタキシャル層１ｂを合わせて半導
体基板１として扱う。
説明する。図１は本発明の一実施例であるセル部Ｂの端
部のセル11であるｎチャネルの縦型二重拡散ＭＯＳＦＥ
Ｔ部分と外周部領域を示す断面説明図である。図１にお
いてｎ＋型（第２の導電型）の半導体基板１ａ上に、ｎ
−のエピタキシャル層１ｂが形成され、エピタキシャル
層１ｂにはｐ＋型（第１の導電型）のＢＷ領域２が形成
され、ＢＷ領域２の横側にチャネル領域３が形成され、
その上にソース領域４が拡散などにより形成されてい
る。このチャネル領域３の端部とソース領域４の端部と
の間隔がチャネル長となり、動作領域Ａとなる。チャネ
ル領域３の動作領域Ａ上には絶縁膜７ａを介してゲート
電極６が形成され、このゲート電極６は隣りのセルの動
作領域上まで延びている。ｐ＋型のＢＷ領域２およびソ
ース領域４上にはアルミニウムがスパッタなどにより付
着され、ソース電極８が形成されている。この構造で、
半導体基板１ａとエピタキシャル層１ｂを合わせて半導
体基板１として扱う。
【００１２】またセル部Ｂの周囲にはｐ＋型の外周部領
域10が形成され、セル部Ｂの外側のセンスアンプ部など
他の素子部と区画すると共に、セル部Ｂの耐圧を支配し
ている。すなわち、セル部Ｂでのｐｎ接合による空乏層
Ｃが図１の破線で示すように形成され、ｐ＋の高濃度領
域である外周部領域10が形成されることにより、空乏層
Ｃの半導体基板表面に現われる部分はセルの外周部に引
き出される。また一般に、半導体基板１の表面部で汚染
などにより空乏層の拡がり部分Ｄが狭くなり、耐圧で破
壊されるか否かはこの表面での空乏層の拡がり部分Ｄで
定まるからである。本実施例ではこの外周部領域10の一
部がＢＷ領域２より深く形成され、第１の外周領域10ａ
が形成されている。その結果空乏層Ｃは半導体基板１の
深部にまで及び曲率半径が大きくなり半導体基板１の表
面部での空乏層の幅Ｄは拡がり、高耐圧の半導体装置が
えられる。
域10が形成され、セル部Ｂの外側のセンスアンプ部など
他の素子部と区画すると共に、セル部Ｂの耐圧を支配し
ている。すなわち、セル部Ｂでのｐｎ接合による空乏層
Ｃが図１の破線で示すように形成され、ｐ＋の高濃度領
域である外周部領域10が形成されることにより、空乏層
Ｃの半導体基板表面に現われる部分はセルの外周部に引
き出される。また一般に、半導体基板１の表面部で汚染
などにより空乏層の拡がり部分Ｄが狭くなり、耐圧で破
壊されるか否かはこの表面での空乏層の拡がり部分Ｄで
定まるからである。本実施例ではこの外周部領域10の一
部がＢＷ領域２より深く形成され、第１の外周領域10ａ
が形成されている。その結果空乏層Ｃは半導体基板１の
深部にまで及び曲率半径が大きくなり半導体基板１の表
面部での空乏層の幅Ｄは拡がり、高耐圧の半導体装置が
えられる。
【００１３】一方セル部ＢではＢＷ領域２の深さは従来
と同じく素子特性に応じ３〜10μｍの深さで形成され、
内蔵ダイオードの逆回復時間を短くできる。
と同じく素子特性に応じ３〜10μｍの深さで形成され、
内蔵ダイオードの逆回復時間を短くできる。
【００１４】すなわち、内蔵ダイオードの逆回復時間
は、ダイオードに順方向電流を流した後印加電圧を逆転
させたときに、ダイオード内に蓄えられた電荷量を放出
するまでの時間であり、ＢＷ領域２が浅く形成されるこ
とにより、逆回復時間が短かくなり低損失で高速動作が
行えるようになる。
は、ダイオードに順方向電流を流した後印加電圧を逆転
させたときに、ダイオード内に蓄えられた電荷量を放出
するまでの時間であり、ＢＷ領域２が浅く形成されるこ
とにより、逆回復時間が短かくなり低損失で高速動作が
行えるようになる。
【００１５】つぎに、この縦型のｎチャネル二重拡散Ｍ
ＯＳＦＥＴおよび外周部領域の部分の製法について説明
する。
ＯＳＦＥＴおよび外周部領域の部分の製法について説明
する。
【００１６】まず、ｎ＋型の半導体基板１ａにｎ−型の
半導体結晶がエピタキシャル成長されエピタキシャル層
１ｂが形成され、該エピタキシャル層のセル部形成場所
の外周部に不純物が拡散されてｐ＋型の第１の外周部領
域10ａが形成される。具体例としてはｎ＋型のシリコン
半導体基板１ａの表面にシラン（ＳｉＨ4 ）ガスおよび
ドーパントガスとしてホスフィン（ＰＨ3 ）ガスがキャ
リヤガスと共に炉内に導入されて1100〜1200℃でエピタ
キシャル成長されることによりｎ−型のシリコン結晶層
が成長し、エピタキシャル層１ｂが形成される。そのの
ち、表面を二酸化ケイ素などでマスキングして外周部領
域形成場所の少なくとも一部にジボラン（Ｂ2 Ｈ6 ）ガ
スの雰囲気のもとで、1100〜1200℃、約50分間の熱処理
によりｐ＋型の第１の外周部領域10ａが約２μｍ位の深
さで形成される（図２参照）。
半導体結晶がエピタキシャル成長されエピタキシャル層
１ｂが形成され、該エピタキシャル層のセル部形成場所
の外周部に不純物が拡散されてｐ＋型の第１の外周部領
域10ａが形成される。具体例としてはｎ＋型のシリコン
半導体基板１ａの表面にシラン（ＳｉＨ4 ）ガスおよび
ドーパントガスとしてホスフィン（ＰＨ3 ）ガスがキャ
リヤガスと共に炉内に導入されて1100〜1200℃でエピタ
キシャル成長されることによりｎ−型のシリコン結晶層
が成長し、エピタキシャル層１ｂが形成される。そのの
ち、表面を二酸化ケイ素などでマスキングして外周部領
域形成場所の少なくとも一部にジボラン（Ｂ2 Ｈ6 ）ガ
スの雰囲気のもとで、1100〜1200℃、約50分間の熱処理
によりｐ＋型の第１の外周部領域10ａが約２μｍ位の深
さで形成される（図２参照）。
【００１７】つぎに、セル部の各ＢＷ領域形成場所およ
びセル部の外周の外周部領域形成場所に高濃度の不純物
領域が形成される。具体例としては、半導体基板表面に
形成された二酸化ケイ素膜の各ＢＷ領域２の形成場所お
よび外周部領域10の形成場所のみをエッチング除去し
て、ジボラン（Ｂ2 Ｈ6 ）ガスの雰囲気のもとで、1100
〜1200℃、約60分間の熱処理により、ＢＷ領域２および
外周部領域10が３〜10μｍの深さで形成される（図３参
照）。この際、外周部領域10は前工程で形成された第１
の外周部領域10ａの上に形成されるため、図３に示すよ
うに第１の外周部領域10ａは半導体基板の内部に進み、
ＢＷ領域２より深く形成される。この例では外周部領域
10の幅が第１の外周部領域10ａの幅より広く形成されて
いるため、段状に形成されているが、同じ幅で形成され
てもよい。
びセル部の外周の外周部領域形成場所に高濃度の不純物
領域が形成される。具体例としては、半導体基板表面に
形成された二酸化ケイ素膜の各ＢＷ領域２の形成場所お
よび外周部領域10の形成場所のみをエッチング除去し
て、ジボラン（Ｂ2 Ｈ6 ）ガスの雰囲気のもとで、1100
〜1200℃、約60分間の熱処理により、ＢＷ領域２および
外周部領域10が３〜10μｍの深さで形成される（図３参
照）。この際、外周部領域10は前工程で形成された第１
の外周部領域10ａの上に形成されるため、図３に示すよ
うに第１の外周部領域10ａは半導体基板の内部に進み、
ＢＷ領域２より深く形成される。この例では外周部領域
10の幅が第１の外周部領域10ａの幅より広く形成されて
いるため、段状に形成されているが、同じ幅で形成され
てもよい。
【００１８】つぎに、ＭＯＳＦＥＴ部分の各領域および
電極部が従来と同じ工程で形成されて、図１に示すよう
に高耐圧のメモリセル部を有する半導体装置がえられ
る。
電極部が従来と同じ工程で形成されて、図１に示すよう
に高耐圧のメモリセル部を有する半導体装置がえられ
る。
【００１９】本発明の方法によれば、外周部領域の形成
が、２段階の不純物導入により形成されるため、一工程
増えることになるが、その結果、外周部領域10の深さが
ＢＷ領域２の深さより２μｍ位深くなり、半導体基板表
面での空乏層の拡がり部分Ｄも２μｍ位拡くなり、前述
のように耐圧が大幅に向上する。
が、２段階の不純物導入により形成されるため、一工程
増えることになるが、その結果、外周部領域10の深さが
ＢＷ領域２の深さより２μｍ位深くなり、半導体基板表
面での空乏層の拡がり部分Ｄも２μｍ位拡くなり、前述
のように耐圧が大幅に向上する。
【００２０】前述の実施例では外周部領域10やＢＷ領域
２が不純物の拡散により形成される例で述べたが、イオ
ン注入法など他の方法で不純物が導入されても同様であ
る。さらに、前述の実施例では、セル11部をｎチャネル
のＭＯＳＦＥＴについて説明したが、ｐチャネルでも前
述のｐ型とｎ型を逆にするだけで同様であることはいう
迄もない。また、ソース領域とドレイン領域を逆に形成
しても同様である。
２が不純物の拡散により形成される例で述べたが、イオ
ン注入法など他の方法で不純物が導入されても同様であ
る。さらに、前述の実施例では、セル11部をｎチャネル
のＭＯＳＦＥＴについて説明したが、ｐチャネルでも前
述のｐ型とｎ型を逆にするだけで同様であることはいう
迄もない。また、ソース領域とドレイン領域を逆に形成
しても同様である。
【００２１】
【発明の効果】本発明によれば、セル部周囲の外周部領
域の形成が２段階に分けて形成され、セル部のＢＷ領域
の深さより深く形成されているため、半導体基板に形成
されるｐｎ接合の空乏層は拡がり、半導体基板表面に現
われる空乏層も拡がり、基板表面で耐圧が劣化し易くて
も耐圧を向上させることができる。さらに、内蔵ダイオ
ードの逆回復時間に影響するＢＷ領域は浅く形成できる
ため、逆回復時間は短く、高耐圧のメモリセル部を有す
る半導体装置をうることができる。
域の形成が２段階に分けて形成され、セル部のＢＷ領域
の深さより深く形成されているため、半導体基板に形成
されるｐｎ接合の空乏層は拡がり、半導体基板表面に現
われる空乏層も拡がり、基板表面で耐圧が劣化し易くて
も耐圧を向上させることができる。さらに、内蔵ダイオ
ードの逆回復時間に影響するＢＷ領域は浅く形成できる
ため、逆回復時間は短く、高耐圧のメモリセル部を有す
る半導体装置をうることができる。
【図１】本発明の一実施例であるｎチャネルの縦型二重
拡散ＭＯＳＦＥＴおよび外周部領域部分の断面説明図で
ある。
拡散ＭＯＳＦＥＴおよび外周部領域部分の断面説明図で
ある。
【図２】本発明の一実施例の外周部領域形成の工程説明
図である。
図である。
【図３】本発明の一実施例の外周部領域形成の工程説明
図である。
図である。
【図４】従来のｎチャネルの縦型二重拡散ＭＯＳＦＥＴ
および外周部領域部分の断面説明図である。
および外周部領域部分の断面説明図である。
１ 半導体基板 ２ ＢＷ領域 ３ チャネル領域 ４ ソース領域 10 外周部領域 10ａ 第１の外周部領域 11 セル Ｂ セル部
Claims (2)
- 【請求項１】 第１の導電型の高濃度領域であるベース
ウェル領域を介して第２の導電型のソース領域およびド
レイン領域のそれぞれが半導体基板の表面側と裏面側の
いずれかに形成された縦型二重拡散ＭＯＳＦＥＴからな
るセル部と、該セル部の周囲に第１の導電型の高濃度領
域で形成された外周部領域とを有する半導体装置であっ
て、 前記外周部領域の深さが前記ベースウェル領域の深さよ
り深く形成されてなる半導体装置。 - 【請求項２】 第２の導電型の半導体基板に縦型二重拡
散ＭＯＳＦＥＴからなるセルがアレイ状に形成され、該
セル部の周囲に第１の導電型の高濃度不純物の外周部領
域が形成される半導体装置の製法であって、 前記外周部領域の形成場所に第１の導電型の高濃度不純
物が導入されて第１の外周部領域が形成されたのちに、
前記セルのベースウェル形成場所および前記外周部領域
形成場所に再度第１の導電型の高濃度不純物が導入さ
れ、そののち前記セル部のＭＯＳＦＥＴが形成されてな
る半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8715192A JPH05291580A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8715192A JPH05291580A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291580A true JPH05291580A (ja) | 1993-11-05 |
Family
ID=13906984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8715192A Pending JPH05291580A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291580A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278826A (ja) * | 2005-03-30 | 2006-10-12 | Toshiba Corp | 半導体素子及びその製造方法 |
| JP2011067051A (ja) * | 2009-09-18 | 2011-03-31 | Sharp Corp | インバータと、それを用いた電気機器および太陽光発電装置 |
| US9536944B2 (en) | 2012-12-04 | 2017-01-03 | Denso Corporation | Semiconductor device and method of manufacturing same |
-
1992
- 1992-04-08 JP JP8715192A patent/JPH05291580A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278826A (ja) * | 2005-03-30 | 2006-10-12 | Toshiba Corp | 半導体素子及びその製造方法 |
| JP2011067051A (ja) * | 2009-09-18 | 2011-03-31 | Sharp Corp | インバータと、それを用いた電気機器および太陽光発電装置 |
| US9536944B2 (en) | 2012-12-04 | 2017-01-03 | Denso Corporation | Semiconductor device and method of manufacturing same |
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