JPS60262467A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60262467A JPS60262467A JP11842184A JP11842184A JPS60262467A JP S60262467 A JPS60262467 A JP S60262467A JP 11842184 A JP11842184 A JP 11842184A JP 11842184 A JP11842184 A JP 11842184A JP S60262467 A JPS60262467 A JP S60262467A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- substrate
- semiconductor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 230000005641 tunneling Effects 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 101100061328 Acinetobacter baumannii (strain ATCC 19606 / DSM 30007 / JCM 6841 / CCUG 19606 / CIP 70.34 / NBRC 109757 / NCIMB 12457 / NCTC 12156 / 81) craA gene Proteins 0.000 description 1
- 241000948258 Gila Species 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高移動度を有したトランジスタの構造に関する
ものである。即ち、トランジスタのソース、ドレイン間
に高移動度を持った半導体層を形成し動作時において、
電子をその半導体層に流す事によシ高移動度を得るもの
である。
ものである。即ち、トランジスタのソース、ドレイン間
に高移動度を持った半導体層を形成し動作時において、
電子をその半導体層に流す事によシ高移動度を得るもの
である。
従来例の構成とその問題点
従来、高移動度トランジスタの構造に関しては、例えば
ガリウム・砒素トランジスタ（以後、ＧＩＬＡ！ｌＦＥ
Ｔと記す。）については、図１に示す様な構造を有する
。半絶縁性ＧａＡｓ基板１上に、活性層である、高濃度
ＧａＡｓ層２を形成し、その上に、ショットキー型Ａｌ
ゲート３、及びソース、ドレイン４を有した構造をとる
。ゲート電圧の値により、高濃度ＧａＡｓ層に形成され
る空乏層５の幅を変化させて、チャネル電流を制御する
ものである。電子のチャネル移動度は、室温で４０００
〜６０００ｃｄ／ｖ−ｓｅａが得られている。又、最近
では図２に示す様な、ＨＥＭ Ｔ （Ｈｉｇｈ−Ｅｌｅ
ｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ −Ｔｒａｎｓｉｓｔｏ
ｒ ）素子も研究されている。半絶縁性ｃｒａＡｓ基板
１上に、高純度ＧａＡｓ層６を形成しその上に、高濃度
不純物をドープしたＧａＡ ／Ａｓ層７を形成し、その
」二にゲート３、ソース、ドレイン４を有した構造をと
る。動作原理は、ＧａＡ７！Ａｓ層７とＧａＡｓ層６の
へテロ接合界面の２次元電子ガス層８を、ゲート印加電
圧により制御するものである。
ガリウム・砒素トランジスタ（以後、ＧＩＬＡ！ｌＦＥ
Ｔと記す。）については、図１に示す様な構造を有する
。半絶縁性ＧａＡｓ基板１上に、活性層である、高濃度
ＧａＡｓ層２を形成し、その上に、ショットキー型Ａｌ
ゲート３、及びソース、ドレイン４を有した構造をとる
。ゲート電圧の値により、高濃度ＧａＡｓ層に形成され
る空乏層５の幅を変化させて、チャネル電流を制御する
ものである。電子のチャネル移動度は、室温で４０００
〜６０００ｃｄ／ｖ−ｓｅａが得られている。又、最近
では図２に示す様な、ＨＥＭ Ｔ （Ｈｉｇｈ−Ｅｌｅ
ｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ −Ｔｒａｎｓｉｓｔｏ
ｒ ）素子も研究されている。半絶縁性ｃｒａＡｓ基板
１上に、高純度ＧａＡｓ層６を形成しその上に、高濃度
不純物をドープしたＧａＡ ／Ａｓ層７を形成し、その
」二にゲート３、ソース、ドレイン４を有した構造をと
る。動作原理は、ＧａＡ７！Ａｓ層７とＧａＡｓ層６の
へテロ接合界面の２次元電子ガス層８を、ゲート印加電
圧により制御するものである。
電子の移動度は、室温で８ｏＯｏＣ鋳／ｖ−ｓｅａであ
り、液体Ｎ２温度で−１ｏ ５ｔｒｉ／ ｖ ＊ ｓｅ
ａが得られている。
り、液体Ｎ２温度で−１ｏ ５ｔｒｉ／ ｖ ＊ ｓｅ
ａが得られている。
ところで、前述の素子については、以下に示す問題点が
ある。第１はＧａＡｓ基板を使用するためにコストが高
くつく。第２は基板欠陥密度が太きいため、集積回路化
が困難である。
ある。第１はＧａＡｓ基板を使用するためにコストが高
くつく。第２は基板欠陥密度が太きいため、集積回路化
が困難である。
発明の目的
本発明はトランジスタのソース、ドレイン間に高移動度
を持つ半導体層を形成し動作時において、電子をその半
導体層に流す事により高移動度を得る事を第１の目的と
する。又、安価な基板を使用する事によりトータルコス
トを下げる事を第２の目的とする。
を持つ半導体層を形成し動作時において、電子をその半
導体層に流す事により高移動度を得る事を第１の目的と
する。又、安価な基板を使用する事によりトータルコス
トを下げる事を第２の目的とする。
発明の構成
本発明のトランジスタは、−導電型半導体基板上に、そ
れよりも電子親和力の大きい第１の半導体層を有し、そ
の上に絶縁層を有し、絶縁層上に第１の半導体層よりも
電子親和力の小さいｎ型不純物を含む第２の半導体層を
有し、第２の半導体層上にゲート絶縁膜を有し、その上
にゲート電極を有しており、ゲート電極両端に、ソース
、ドレイン領域を有する構造をとる。本発明のトランジ
スタ構造では、ゲートに負電圧を印加すると、第２の半
導体層の電子がトンネル現象により、絶縁層を通過して
第１の半導体層に移り、ソース、ドレイン電圧の印加に
より、電子が第１の半導体層を走る。第１の半導体層は
電子移動度の大きい材料を有するので、チャネル移動度
において高移動 、度を達成できる。又、安価な半導体
基板を使用する事により、低コストで前述の機能を有す
る半導体素子を作製できる。
れよりも電子親和力の大きい第１の半導体層を有し、そ
の上に絶縁層を有し、絶縁層上に第１の半導体層よりも
電子親和力の小さいｎ型不純物を含む第２の半導体層を
有し、第２の半導体層上にゲート絶縁膜を有し、その上
にゲート電極を有しており、ゲート電極両端に、ソース
、ドレイン領域を有する構造をとる。本発明のトランジ
スタ構造では、ゲートに負電圧を印加すると、第２の半
導体層の電子がトンネル現象により、絶縁層を通過して
第１の半導体層に移り、ソース、ドレイン電圧の印加に
より、電子が第１の半導体層を走る。第１の半導体層は
電子移動度の大きい材料を有するので、チャネル移動度
において高移動 、度を達成できる。又、安価な半導体
基板を使用する事により、低コストで前述の機能を有す
る半導体素子を作製できる。
実施例の説明
本発明の１実施例の説明として、第３図〜第６図にその
製造過程を示す。第３図に示す様に、半導体基板９（例
えばＳｉ基板）」二に、半導体基板よりも電子親和力の
大きい半導体層１ｏを、エピタキシャル形成方法例えば
分子線エピタキシャル法により形成する。半導体層１ｏ
としては、例えば、禁制帯巾が０．６７ｅＶ、電子移動
度が３９ｏｏｃａ／ｖ＊ｓｅｃのＧｅを用いる。なお、
この場合、Ｓｉの格子定数が５．４３Ｇ６の格子定数が
５．６６であるので、格子定数差を緩和する為にＳｉ層
とＧｅ層の間に５ｉ−Ｇｅ層１１を形成してもよい。半
導体層１ｏ上に、薄い絶縁層１２、例えばＡｌ、、０５
を形成し、その上に、半導体層１０よりも電子親和力の
小さいｎ型半導体層１３をエピタキシャル形成方法、例
えば分子線エピタキシャル法により形成する。半導体層
１３としては、例えば、禁制帯巾が約３６Ｖの５ｉ（３
を用いる。
製造過程を示す。第３図に示す様に、半導体基板９（例
えばＳｉ基板）」二に、半導体基板よりも電子親和力の
大きい半導体層１ｏを、エピタキシャル形成方法例えば
分子線エピタキシャル法により形成する。半導体層１ｏ
としては、例えば、禁制帯巾が０．６７ｅＶ、電子移動
度が３９ｏｏｃａ／ｖ＊ｓｅｃのＧｅを用いる。なお、
この場合、Ｓｉの格子定数が５．４３Ｇ６の格子定数が
５．６６であるので、格子定数差を緩和する為にＳｉ層
とＧｅ層の間に５ｉ−Ｇｅ層１１を形成してもよい。半
導体層１ｏ上に、薄い絶縁層１２、例えばＡｌ、、０５
を形成し、その上に、半導体層１０よりも電子親和力の
小さいｎ型半導体層１３をエピタキシャル形成方法、例
えば分子線エピタキシャル法により形成する。半導体層
１３としては、例えば、禁制帯巾が約３６Ｖの５ｉ（３
を用いる。
第４図に示す様に、半導体層１３上にゲート絶縁膜１４
（例えば、５ｉｎ２）を形成し、破線で示す６−・ 領域１６を例えばリアクティブイオンエッチにより除去
してソース、ドレイン形成領域をつくる。
（例えば、５ｉｎ２）を形成し、破線で示す６−・ 領域１６を例えばリアクティブイオンエッチにより除去
してソース、ドレイン形成領域をつくる。
第６図に示す様に、エピタキシャル形成方法、例えば、
Ｓｉ分子線エピタキシャル法を利用して、ソース、ドレ
イン形成領域１５には、ｎ型不純物を高濃度（例えば、
１０２０〜１ｏ２５♂）に含んだＳｉエピタキシャル層
１６を、ゲート絶縁膜上にはポリシリコン層１７を形成
する。
Ｓｉ分子線エピタキシャル法を利用して、ソース、ドレ
イン形成領域１５には、ｎ型不純物を高濃度（例えば、
１０２０〜１ｏ２５♂）に含んだＳｉエピタキシャル層
１６を、ゲート絶縁膜上にはポリシリコン層１７を形成
する。
次にゲート領域以外のポリシリコン層を除去して、第６
図に示す様な構造のトランジスタを形成する。以下に各
半導体層の膜厚、濃度について示す。半導体層１０の膜
厚は、２次元電子層の厚みは１００人前後なので、数百
人あればよい。そして、基板との格子定数不一致の緩和
が図れない場合は、バッファ層１１を挿入するが、この
厚みは、格子定数の不一致を例えば０．１％に押えるな
らば、２００〜３００人必要である。絶縁層１２は、ト
ンネル現象が起こる事が必要である事より数十人の厚さ
に、なる。半導体層１３の厚さは、ゲート電圧制御が及
ぶ範囲に押える必要がある事より、ア 、 １０００人程度０厚さとなる。次に、半導体層１３の不
純物濃度について述べる。半導体層１０中を電子が走行
する場合、導電性から考えて、１０１６〜１０１８（：
ｍ ’の電子濃度が要求される事より、半導体層１３の
不純物濃度も１０〜１０ｃＴｎ になる。そして、半導
体層１０は高純度が要求され、電子濃度は〜１０１５諒
５である。以上の特性を各半導体層に与えると、７７に
で１０４〜１ｏ５Ｃ）ｊ／ｖ＠５Ｉ３Ｃの電子移動度を
期待し得る。
図に示す様な構造のトランジスタを形成する。以下に各
半導体層の膜厚、濃度について示す。半導体層１０の膜
厚は、２次元電子層の厚みは１００人前後なので、数百
人あればよい。そして、基板との格子定数不一致の緩和
が図れない場合は、バッファ層１１を挿入するが、この
厚みは、格子定数の不一致を例えば０．１％に押えるな
らば、２００〜３００人必要である。絶縁層１２は、ト
ンネル現象が起こる事が必要である事より数十人の厚さ
に、なる。半導体層１３の厚さは、ゲート電圧制御が及
ぶ範囲に押える必要がある事より、ア 、 １０００人程度０厚さとなる。次に、半導体層１３の不
純物濃度について述べる。半導体層１０中を電子が走行
する場合、導電性から考えて、１０１６〜１０１８（：
ｍ ’の電子濃度が要求される事より、半導体層１３の
不純物濃度も１０〜１０ｃＴｎ になる。そして、半導
体層１０は高純度が要求され、電子濃度は〜１０１５諒
５である。以上の特性を各半導体層に与えると、７７に
で１０４〜１ｏ５Ｃ）ｊ／ｖ＠５Ｉ３Ｃの電子移動度を
期待し得る。
発明の効果
本発明の構造のトランジスタはソース、ドレイン間に高
移動度を持つ第１の半導体層を形成し、ゲートに負電圧
を印加すると、第２の半導体層中の電子がトンネル現象
により、絶縁層を通過して第１の半導体層に移り、高移
動度を達成する事が可能になる。又、ショットキーゲー
ト型ＧａＡｓＦＥＴ。
移動度を持つ第１の半導体層を形成し、ゲートに負電圧
を印加すると、第２の半導体層中の電子がトンネル現象
により、絶縁層を通過して第１の半導体層に移り、高移
動度を達成する事が可能になる。又、ショットキーゲー
ト型ＧａＡｓＦＥＴ。
ＨＥＭＴ素子ではＧａＡｓ基板を使用する為コスト高に
なるが、本発明のトランジスタでは、例えば低安価なＳ
ｉ基板を使用する事によシトータルコにトを下げる事が
可能になる。
なるが、本発明のトランジスタでは、例えば低安価なＳ
ｉ基板を使用する事によシトータルコにトを下げる事が
可能になる。
第１図は、ショットキーゲート型ＧａＡｓ ）ランジス
タの断面構造図、第２図（ｌ′ｌｌｌ：ＨＥＭＴの断面
図、第３図〜第６図は本発明の一実施例のトランジスタ
の製造方法を示す工程断面図である。 ９・・・・・・半導体基板（例えば８１基板）、１０・
・・・・・第１の半導体層（例えばＧｅ ）、１１・・
・・・５ｉＧｅ化合物半導体層、１２・・・・・絶縁層
（例えばＡｌ２Ｏ５又１ｄｓｉｏ２）、１３・・・・・
・ｎ型不純物を含む第２の半導体層（例えば５ｉｎ）、
１４・・・・・・ゲート絶縁膜（例えば５ｉｎ２）、１
５・・・・・・ソース、ドレイン形成予定領域、１６・
・・・・ソース、ドレイン（ｎ型不純物を含むＳｊ、層
）、１７・・・・・ゲート電極。
タの断面構造図、第２図（ｌ′ｌｌｌ：ＨＥＭＴの断面
図、第３図〜第６図は本発明の一実施例のトランジスタ
の製造方法を示す工程断面図である。 ９・・・・・・半導体基板（例えば８１基板）、１０・
・・・・・第１の半導体層（例えばＧｅ ）、１１・・
・・・５ｉＧｅ化合物半導体層、１２・・・・・絶縁層
（例えばＡｌ２Ｏ５又１ｄｓｉｏ２）、１３・・・・・
・ｎ型不純物を含む第２の半導体層（例えば５ｉｎ）、
１４・・・・・・ゲート絶縁膜（例えば５ｉｎ２）、１
５・・・・・・ソース、ドレイン形成予定領域、１６・
・・・・ソース、ドレイン（ｎ型不純物を含むＳｊ、層
）、１７・・・・・ゲート電極。
Claims (3)
- （１）−導電型半導体基板上に、前記半導体基板より電
子親和力の大きい第１の半導体層を有し、前記第１の半
導体層上に絶縁層を有し、前記絶縁層上に、前記第１の
半導体層よりも電子親和力の小さい、ｎ型不純物を含む
第２の半導体層を有し、前記第２の半導体層上にゲート
絶縁膜を有し、前記ゲート絶縁膜上にゲート電極を有し
た構造のトランジスタを形成し、前記ゲート電極両端に
、ソース、ドレイン領域を有する事を特徴とする半導体
装置。 - （２）第１の半導体層が電子移動度の大きい材料を有す
る事を特徴とする特許請求の範囲第１項記載の半導体装
置。 - （３）第１の半導体層と第２の半導体層の間の絶縁層が
電子のトンネル現象が起こる程度の厚みを有する事を特
徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11842184A JPS60262467A (ja) | 1984-06-08 | 1984-06-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11842184A JPS60262467A (ja) | 1984-06-08 | 1984-06-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262467A true JPS60262467A (ja) | 1985-12-25 |
Family
ID=14736220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11842184A Pending JPS60262467A (ja) | 1984-06-08 | 1984-06-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262467A (ja) |
-
1984
- 1984-06-08 JP JP11842184A patent/JPS60262467A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0324782B2 (ja) | ||
| JPS6086872A (ja) | 半導体装置 | |
| JP3447438B2 (ja) | 電界効果トランジスタ | |
| JPS6242569A (ja) | 電界効果型トランジスタ | |
| JPS60262467A (ja) | 半導体装置 | |
| JPH11121737A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH05275453A (ja) | 接合ｆｅｔ及びその製造方法 | |
| JPH028450B2 (ja) | ||
| JPS6197966A (ja) | 半導体装置 | |
| JPS6115375A (ja) | ヘテロ接合電界効果トランジスタ | |
| JPS60136380A (ja) | 半導体装置 | |
| JPH06163602A (ja) | 高電子移動度トランジスタ及びその製造方法 | |
| JPH0328821B2 (ja) | ||
| JP3493205B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3083683B2 (ja) | 半導体装置 | |
| JPS6068661A (ja) | 半導体装置 | |
| JPS63281474A (ja) | 半導体装置 | |
| JPS62200771A (ja) | 半導体装置とその製造方法 | |
| JPS6255316B2 (ja) | ||
| JP2903875B2 (ja) | 化合物半導体トランジスタ用ウェハ及び化合物半導体トランジスタ | |
| JP3057225B2 (ja) | 半導体装置 | |
| JP2616032B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS62136077A (ja) | 半導体装置 | |
| JPH01270275A (ja) | 半導体装置 | |
| JPS6239076A (ja) | 電界効果トランジスタの製造方法 |