JPS62136077A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62136077A JPS62136077A JP27836785A JP27836785A JPS62136077A JP S62136077 A JPS62136077 A JP S62136077A JP 27836785 A JP27836785 A JP 27836785A JP 27836785 A JP27836785 A JP 27836785A JP S62136077 A JPS62136077 A JP S62136077A
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- channel region
- gate electrode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関する。
（従来の技術）
従来の代表的な半導体装置はＳｉのＭＯＳＦＥＴ（Ｍｅ
ｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ ）とバ
イポーラ・トランジスタである。
ｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ ）とバ
イポーラ・トランジスタである。
そのうち、ＭＯＳＦＥＴは動作現理、構造および製造プ
ロセスが簡単なため、高集積化に適し広く用いられてい
る。
ロセスが簡単なため、高集積化に適し広く用いられてい
る。
ＭＯＳＦＥＴの断面図を第３図に示す。
第３図において、１はｐ型半導体基板、２ばｎ型不純物
を有するソース領域、３はソース領域２とオーミック接
合を形成するソース電極、４はｎ型不純物を有するドレ
イン領域、５けドレイン領域５とオーミック接合を形成
するドレイン電極、６はｐ型半導体基板１上に設けられ
たゲート絶縁膜、７はゲート絶縁膜６上に設けられたゲ
ート電極、８はソース・ドレイン間の半導体基板１表面
に形成されるチャネルである。
を有するソース領域、３はソース領域２とオーミック接
合を形成するソース電極、４はｎ型不純物を有するドレ
イン領域、５けドレイン領域５とオーミック接合を形成
するドレイン電極、６はｐ型半導体基板１上に設けられ
たゲート絶縁膜、７はゲート絶縁膜６上に設けられたゲ
ート電極、８はソース・ドレイン間の半導体基板１表面
に形成されるチャネルである。
次にこのＭＯＳＦＥＴの動作をソース・ドレイン間のバ
ンド構造を示す図を用いて説明する。
ンド構造を示す図を用いて説明する。
第４図（ａ）、 （ｂ）は第３図のソース領域、半導体
基板表面、ドレイン領域にわたる模式的なバンド構造を
示した図であシ、第４図（ａ）は熱平衡状態におけるバ
ンド図、第４図（ｂ）はゲート電極７に正電圧を印加し
ソース・ドレイン間にチャネル８が形成された時のバン
ド図でるる。尚、第４図（ａ）、Φ）においてＥｃは伝
導帯端、Ｅｖは充満帯端、Ｅｆはフェルミ準位である。
基板表面、ドレイン領域にわたる模式的なバンド構造を
示した図であシ、第４図（ａ）は熱平衡状態におけるバ
ンド図、第４図（ｂ）はゲート電極７に正電圧を印加し
ソース・ドレイン間にチャネル８が形成された時のバン
ド図でるる。尚、第４図（ａ）、Φ）においてＥｃは伝
導帯端、Ｅｖは充満帯端、Ｅｆはフェルミ準位である。
第４図（ａ） Ｋ示すように、ゲート電圧がＯＶの場合
（熱平衡状態）にはソース・ドレイン間の半導体基板表
面にはｐｎ接合による障壁が存在するため、ソース・ド
レイン間に電圧（ドレイン電圧）を印加しても電子はソ
ース領域２からドレイン領域４へ移動することはできな
い。一方、ゲート電極７に正電圧が印加されると半導体
基板表面には電子が銹起され、チャネル（反転層）が形
成されて第４図〜）に示すバンド構造となる。この状態
では、ソース・ドレイン間の半導体基板表面にはもはや
ｐｎ接合による障壁は存在せず、電子は容易にソース領
域２からドレイン領域４へ移動するととができる。この
ように、ＭＯＳＦＥＴではソース嗜ドレイン間の電流（
ドレイン電流）をゲート電圧で制御するのである。
（熱平衡状態）にはソース・ドレイン間の半導体基板表
面にはｐｎ接合による障壁が存在するため、ソース・ド
レイン間に電圧（ドレイン電圧）を印加しても電子はソ
ース領域２からドレイン領域４へ移動することはできな
い。一方、ゲート電極７に正電圧が印加されると半導体
基板表面には電子が銹起され、チャネル（反転層）が形
成されて第４図〜）に示すバンド構造となる。この状態
では、ソース・ドレイン間の半導体基板表面にはもはや
ｐｎ接合による障壁は存在せず、電子は容易にソース領
域２からドレイン領域４へ移動するととができる。この
ように、ＭＯＳＦＥＴではソース嗜ドレイン間の電流（
ドレイン電流）をゲート電圧で制御するのである。
（発明が解決しようとする問題点）
上述した従来のＭＯＳＦＥＴにおいては、原理的に相互
コンダクタンス（ゲート電圧の変化に対するドレイン電
流の変化分）がゲート電圧に単に比例するため負荷駆動
能力が小さく、高集積化に伴なって配線容量の増大およ
び外部負荷の駆動による遅延の割合が増大するため、高
速動作が抑制されるという問題がある。この問題を解決
するには、バイポーラ・トランジスタと同様に相互コン
ダクタンスの非線形性を強め負荷駆動能力を高めること
が必要である。
コンダクタンス（ゲート電圧の変化に対するドレイン電
流の変化分）がゲート電圧に単に比例するため負荷駆動
能力が小さく、高集積化に伴なって配線容量の増大およ
び外部負荷の駆動による遅延の割合が増大するため、高
速動作が抑制されるという問題がある。この問題を解決
するには、バイポーラ・トランジスタと同様に相互コン
ダクタンスの非線形性を強め負荷駆動能力を高めること
が必要である。
本発明の目的は、超高速動作が可能な半導体装置を提供
することにある。
することにある。
（問題点を解決するための手段）
本発明の半導体装置は、半導体又は絶縁物からなる基板
上に形成された一導電型の高濃度不純物を有する半導体
からなるチャネル領域と、このチャネル領域を挾み前記
基板上に形成された逆導電型の高濃度不純物を有する縮
退した半導体からなるソース領域およびドレイン領域と
、チャネル領域の表面に設けられたゲート絶縁膜と、該
ゲート絶縁膜上に設けられたゲート電極と、前記ソース
領域およびドレイン領域とそれぞれオーミック接触を形
成するソース電極およびドレイン電極とを有して構成さ
れる。
上に形成された一導電型の高濃度不純物を有する半導体
からなるチャネル領域と、このチャネル領域を挾み前記
基板上に形成された逆導電型の高濃度不純物を有する縮
退した半導体からなるソース領域およびドレイン領域と
、チャネル領域の表面に設けられたゲート絶縁膜と、該
ゲート絶縁膜上に設けられたゲート電極と、前記ソース
領域およびドレイン領域とそれぞれオーミック接触を形
成するソース電極およびドレイン電極とを有して構成さ
れる。
（作用）
このように構成された本発明の半導体装置においては、
ゲート電圧によりソース・チャネル領域表面間およびチ
ャネル領域表面・ドレイン間のキャリアのトンネル確率
を変化させてドレイン電流を制御する。トンネル確率は
電位差およびｐｎ接合の空乏層厚の指数関数で変化する
ため、相互コンダクタンスは大きな非線形性を有する。
ゲート電圧によりソース・チャネル領域表面間およびチ
ャネル領域表面・ドレイン間のキャリアのトンネル確率
を変化させてドレイン電流を制御する。トンネル確率は
電位差およびｐｎ接合の空乏層厚の指数関数で変化する
ため、相互コンダクタンスは大きな非線形性を有する。
（実施例）
次に、本発明の実施例建ついて図面を参照して請明する
。
。
第１図は本発明の一実施例の断面図である。
第１図において、９は高濃度のｐ型不純物を含有してい
るが縮退するＫは到っていない半導体層からなるチャネ
ル領域である。この実施例の各層は、ｐ型半導体基板１
としてアクセプタ濃度が５Ｘ １０１８”ｃｍ−３程度
のＳｉ、ｎ型ソース領域２およびドレイン領域４として
ドナー濃度が５ ＸＩＯ””ｃｍ 程度のＳｉ１ンー
ス電極３およびドレイン電極５としてＡｅ１ゲート絶縁
膜６として厚さ１００λ程度の熱酸化５ｉ０２、ゲート
電極７としてｐ型のポリシリコン、ｐ型チャネル領域９
として厚さ２００λ程度でアクセプタ濃度が１×１０１
９”Ｃｍ−３程度のＳｉ を用いた。また、ソース中ド
レイン間け５００λ程度である。
るが縮退するＫは到っていない半導体層からなるチャネ
ル領域である。この実施例の各層は、ｐ型半導体基板１
としてアクセプタ濃度が５Ｘ １０１８”ｃｍ−３程度
のＳｉ、ｎ型ソース領域２およびドレイン領域４として
ドナー濃度が５ ＸＩＯ””ｃｍ 程度のＳｉ１ンー
ス電極３およびドレイン電極５としてＡｅ１ゲート絶縁
膜６として厚さ１００λ程度の熱酸化５ｉ０２、ゲート
電極７としてｐ型のポリシリコン、ｐ型チャネル領域９
として厚さ２００λ程度でアクセプタ濃度が１×１０１
９”Ｃｍ−３程度のＳｉ を用いた。また、ソース中ド
レイン間け５００λ程度である。
次にこの実施例の動作をバンド構造を示す第２図を用い
て説明する。
て説明する。
第２図（ａ）、［有］）は第１図のソース領域２からチ
ャネル領域９の表面を経てドレイン領域４にわたる模式
的なバンド構造を示した図であり、第２図（ａ）は熱平
衡状態のバンド図、第２図（ｂ）はゲート電極に負１ヒ
圧を印加しチャネル領域表面に縮退した蓄積層を形成し
たときのバンド図である。
ャネル領域９の表面を経てドレイン領域４にわたる模式
的なバンド構造を示した図であり、第２図（ａ）は熱平
衡状態のバンド図、第２図（ｂ）はゲート電極に負１ヒ
圧を印加しチャネル領域表面に縮退した蓄積層を形成し
たときのバンド図である。
第２図（ａ）に示す熱平衡状態では、ｎ型ソース領域お
よびドレイン領域のＳｉ とｎ型チャネル領域のＳｉ
との間にはｐｎ接合による電子の障壁が形成されている
。チャネル領域のアクセプタ濃度は縮退を起こすほどは
高くないためこの障壁の幅は１００Å以上と広く、この
障壁をトンネル効果で抜ける確率はほとんどない。した
がって、ソース・ドレイン間に０．１Ｖ程度の微小電圧
を印加してもドレイン電流はほとんど流れない。
よびドレイン領域のＳｉ とｎ型チャネル領域のＳｉ
との間にはｐｎ接合による電子の障壁が形成されている
。チャネル領域のアクセプタ濃度は縮退を起こすほどは
高くないためこの障壁の幅は１００Å以上と広く、この
障壁をトンネル効果で抜ける確率はほとんどない。した
がって、ソース・ドレイン間に０．１Ｖ程度の微小電圧
を印加してもドレイン電流はほとんど流れない。
一方、第２図（ｂ）に示すようにゲート電極７に負電圧
を印加してチャネル領域表面に正孔の蓄積層を形成する
と、このチャネル領域９表面は縮退した半導体となる。
を印加してチャネル領域表面に正孔の蓄積層を形成する
と、このチャネル領域９表面は縮退した半導体となる。
この結果、ソース領域およびドレイン領域とのｐｎ接合
障壁の幅は非常に狭くなｆｉ（１００Å以下）、この障
壁をトンネル効果で抜ける確率が大きくなる。そして、
ドレイン電圧印加によりドレイン電流が流れるようにな
る。トンネル電流は接合の電位差と空乏層幅に対し指数
関数的に変化するため、ドレイン電流および相互コンダ
クタンスはゲート電圧に対し強い非線形性を示す。また
、トンネル効果がこの半導体装置の基本動作原理となっ
ているため、電子の走行時間は非常に短（、ｌｐｓ以下
である。
障壁の幅は非常に狭くなｆｉ（１００Å以下）、この障
壁をトンネル効果で抜ける確率が大きくなる。そして、
ドレイン電圧印加によりドレイン電流が流れるようにな
る。トンネル電流は接合の電位差と空乏層幅に対し指数
関数的に変化するため、ドレイン電流および相互コンダ
クタンスはゲート電圧に対し強い非線形性を示す。また
、トンネル効果がこの半導体装置の基本動作原理となっ
ているため、電子の走行時間は非常に短（、ｌｐｓ以下
である。
次に、本発明の一実施例の製造方法について説明する。
まず、Ｓｉからなるｐ型半導体基板１表面に分子線エピ
タキシ法により２００λ程度チャネル領域９を堆積させ
る。次に、この表面を熱酸化して１００λ程度のゲート
絶縁膜６を形成し、その上にポリシリコンを気相成長法
により堆積させバターニングしてゲート電極７を形成す
る。
タキシ法により２００λ程度チャネル領域９を堆積させ
る。次に、この表面を熱酸化して１００λ程度のゲート
絶縁膜６を形成し、その上にポリシリコンを気相成長法
により堆積させバターニングしてゲート電極７を形成す
る。
次に、このゲート電極７をマスクにｐ型半導体基板１へ
Ａｓのイオン注入を行ない、アニールしてソース領域２
およびドレイン領域５を形成する。
Ａｓのイオン注入を行ない、アニールしてソース領域２
およびドレイン領域５を形成する。
その後、保護膜として５ｉ０２膜を気相成長法により堆
積し、ここにソース領域、ドレイン領域およびゲート’
Ｈ極用のコンタクトホールをあけ、Ａ６を蒸着してそれ
ぞれの電極形状に整形して半導体装置を完成させる。こ
のように、本実施例の製造方法は非常に容易であり、高
集積化に適している。
積し、ここにソース領域、ドレイン領域およびゲート’
Ｈ極用のコンタクトホールをあけ、Ａ６を蒸着してそれ
ぞれの電極形状に整形して半導体装置を完成させる。こ
のように、本実施例の製造方法は非常に容易であり、高
集積化に適している。
上記実施例ではｐ型のチャネル領域のものについて説明
したが、本発明はそれぞれの領域の半導体の導電型を反
対にしたｎ型チャネル領域のものに対しても同様に適用
できることは明らかである。
したが、本発明はそれぞれの領域の半導体の導電型を反
対にしたｎ型チャネル領域のものに対しても同様に適用
できることは明らかである。
また、半導体基板とチャネル領域を同一不純物濃度にし
てもよいが、耐圧を高め寄生容量を減らす上からは半導
体基板の不純物濃度は低くしたほうが望ましい。もちろ
ん、基板として絶縁物を用いても良い。
てもよいが、耐圧を高め寄生容量を減らす上からは半導
体基板の不純物濃度は低くしたほうが望ましい。もちろ
ん、基板として絶縁物を用いても良い。
半導体としてはＳｉしか示さなかったが、Ｃ２Ｇｅ、
８ｉＣ等の■族生導体、 ＧａＡｓ 、 ＩｎＰ、
ＩｎＡｓ。
８ｉＣ等の■族生導体、 ＧａＡｓ 、 ＩｎＰ、
ＩｎＡｓ。
Ｇａｐ、 Ｉｎ（）ａＡｓ、 ＩｎＧａＡｓＰ等の■−
■族化合物半導体、 Ｃｄ’ｌ’ｅ、 ＺｎＴｅ等の
ＩＩ−Ｖｌ族化合物半導体およびその他の各種半導体で
も良い。ただし、それぞれの半導体で伝導帯および充満
帯の状態密度が異なっているため、縮退を生じる不純物
濃度が異なっておシ、本発明のソース領域およびドレイ
ン領域は充分に縮退するような高濃度の不純物を含有し
ておく必要がある。また、ゲート絶Ｒ膜としテモＳｉＯ
２以外にも５ｉａＮ４． ｌ！２０３ ’ｌどの絶縁物
またはチャネル領域の半導体よりも禁止帯幅の広い半導
体（例えばＧ ａ Ａ ｓに対してＡｌ３Ｇ ａ Ａ
ｓ等）を使用しても良いことは明らかでおる。
■族化合物半導体、 Ｃｄ’ｌ’ｅ、 ＺｎＴｅ等の
ＩＩ−Ｖｌ族化合物半導体およびその他の各種半導体で
も良い。ただし、それぞれの半導体で伝導帯および充満
帯の状態密度が異なっているため、縮退を生じる不純物
濃度が異なっておシ、本発明のソース領域およびドレイ
ン領域は充分に縮退するような高濃度の不純物を含有し
ておく必要がある。また、ゲート絶Ｒ膜としテモＳｉＯ
２以外にも５ｉａＮ４． ｌ！２０３ ’ｌどの絶縁物
またはチャネル領域の半導体よりも禁止帯幅の広い半導
体（例えばＧ ａ Ａ ｓに対してＡｌ３Ｇ ａ Ａ
ｓ等）を使用しても良いことは明らかでおる。
（発明の効果）
以上説明したように本発明の半導体装置は、集積化に適
した構造をもち、大きな負荷駆動能力を有しているため
、超高速動作が可能であるという効果がある。
した構造をもち、大きな負荷駆動能力を有しているため
、超高速動作が可能であるという効果がある。
第１図は本発明の一実施例の断面図、第２図（ａ）。
０）は第１図の実施例の熱平衡状態のバンド図及びゲー
ト電極に負電圧を印加したときのバンド図、第３図は従
来のＭＯＳＦＥＴの一例の断面図、第４図（ａ）、 （
ｂ）は第３図のＭＯＳＦＥＴの熱平衡状態のバンド図及
びゲート電極に正電圧を印加したときのバンド図である
。 １・・・・・・ｐ型半導体基板、２・・・・・・ｎ型ソ
ース領域、３・・・・・・ソース電極、４・・・・・・
ｎ型ドレイン領域、５・・・・・・ドレイン電極、６・
・・・・・ゲート絶縁膜、７・・・・・・ゲート電極、
８・・・・・・チャネル、９・・・・・・ｐ型チャネル
領域、Ｅｃ・・・・・・伝導帯端、Ｅｖ・・・・・・充
満帯端、Ｅｆ・・・・・・フェルミ準位。 、、−−”−％、、、 １゛ズ、。 代理人 弁理士 内 原 責１：／／’、ｌ’（
５，す＼２．／ 茅３田
ト電極に負電圧を印加したときのバンド図、第３図は従
来のＭＯＳＦＥＴの一例の断面図、第４図（ａ）、 （
ｂ）は第３図のＭＯＳＦＥＴの熱平衡状態のバンド図及
びゲート電極に正電圧を印加したときのバンド図である
。 １・・・・・・ｐ型半導体基板、２・・・・・・ｎ型ソ
ース領域、３・・・・・・ソース電極、４・・・・・・
ｎ型ドレイン領域、５・・・・・・ドレイン電極、６・
・・・・・ゲート絶縁膜、７・・・・・・ゲート電極、
８・・・・・・チャネル、９・・・・・・ｐ型チャネル
領域、Ｅｃ・・・・・・伝導帯端、Ｅｖ・・・・・・充
満帯端、Ｅｆ・・・・・・フェルミ準位。 、、−−”−％、、、 １゛ズ、。 代理人 弁理士 内 原 責１：／／’、ｌ’（
５，す＼２．／ 茅３田
Claims (1)
- 半導体又は絶縁物からなる基板上に形成された一導電型
の高濃度不純物を含有する半導体からなるチャネル領域
と、該チャネル領域を挾み前記基板上に形成された逆導
電型の高濃度不純物を含有する縮退した半導体からなる
ソース領域およびドレイン領域と、チャネル領域の表面
に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設け
られたゲート電極と、前記ソース領域およびドレイン領
域とそれぞれオーミック接触を形成するソース電極およ
びドレイン電極とを有することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27836785A JPS62136077A (ja) | 1985-12-10 | 1985-12-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27836785A JPS62136077A (ja) | 1985-12-10 | 1985-12-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136077A true JPS62136077A (ja) | 1987-06-19 |
| JPH0546705B2 JPH0546705B2 (ja) | 1993-07-14 |
Family
ID=17596352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27836785A Granted JPS62136077A (ja) | 1985-12-10 | 1985-12-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62136077A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03501670A (ja) * | 1987-10-26 | 1991-04-11 | ノース カロライナ ステート ユニバーシティ | 炭化珪素製ｍｏｓｆｅｔ |
| JPH0429368A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 電界効果トランジスタおよびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117587A (en) * | 1976-03-30 | 1977-10-03 | Nec Corp | Insulating gate type field effect semiconductor device |
-
1985
- 1985-12-10 JP JP27836785A patent/JPS62136077A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117587A (en) * | 1976-03-30 | 1977-10-03 | Nec Corp | Insulating gate type field effect semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03501670A (ja) * | 1987-10-26 | 1991-04-11 | ノース カロライナ ステート ユニバーシティ | 炭化珪素製ｍｏｓｆｅｔ |
| JPH0429368A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 電界効果トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546705B2 (ja) | 1993-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2773487B2 (ja) | トンネルトランジスタ | |
| JPH0541520A (ja) | 半導体装置 | |
| JPH0435904B2 (ja) | ||
| JPH0371776B2 (ja) | ||
| US3612960A (en) | Semiconductor device | |
| JPS62274783A (ja) | 半導体装置 | |
| JPS62136077A (ja) | 半導体装置 | |
| US5107314A (en) | Gallium antimonide field-effect transistor | |
| JPS61147577A (ja) | 相補型半導体装置 | |
| JPH04277680A (ja) | トンネルトランジスタ及びその製造方法 | |
| JP2000068291A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPS63244779A (ja) | 電界効果トランジスタ | |
| JPH025438A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JP2655594B2 (ja) | 集積型半導体装置 | |
| JP4108252B2 (ja) | 電子デバイス | |
| JP2778447B2 (ja) | トンネルトランジスタおよびその製造方法 | |
| JPS61260679A (ja) | 電界効果トランジスタ | |
| JPS60136380A (ja) | 半導体装置 | |
| JPH0194676A (ja) | 半導体装置及びその製造方法 | |
| JP2658898B2 (ja) | 電界効果トランジスタ | |
| JPS6115375A (ja) | ヘテロ接合電界効果トランジスタ | |
| JPH01241171A (ja) | 半導体装置及びその製造方法 | |
| JPS6255316B2 (ja) | ||
| JP2005085872A (ja) | 半導体素子及びその製造方法 | |
| JPS63281474A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |