JPS59222965A - シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はシ冒ｙ）キー障壁ゲート型電界効果トランジス
タ、特にゲートソース間、ゲートドレイン間の寄生抵抗
を低減せしめたシ冒ットキー障壁ゲート型電界効果トラ
ンジスタの製造方法に関する。

シ冒ットキーｌｉ＆壁ゲート型電界効果トランジスタ、
特にガリウム砒素（ＧａＡ　ｓ　）を動作結晶とするＧ
ａＡｓシ１１ツ）キー障壁ゲート型電界効果トランジス
タ（以下ＧａＡｓ　ＭＥＳＦＥＴと称す）は、従来の８
１のバイポーラトランジスタに比べ数倍も高速動作が可
能であり、今後の超高速ディジタルＩＣのキー拳エレメ
ントとして期待されている６、しかしながらＧａＡｓ　
ＭＥＳＦＥＴは通常数百Ａ乃至数千Ａの薄いＭ　（ｎ型
ＧａＡｓ層）を動作層として用いているため、電極間の
直列抵抗が異常に大きくなりやすく、ＧａＡｇ　ＭＥＳ
ＦＥＴが有している高速性を損う結果に陥りやすい。こ
の問題を避ける方法として、従来第１図の構造のＧａＡ
ａＭＥ８ＦＥＴが提案されている。図において、１１は
半絶縁ｆＪＧａ　Ａ　ｓ基板、１２は例えばＳ１イオン
を注入することにより達成したｎＷＧａＡｓ層（厚み１
０００Ａ　）、１３，１４．１５は各々ゲート、ソース
、ドレインの各電極である。このＦＥＴの構造の特徴は
ゲート１３とソース１４＠域並びにゲート１３とドレイ
ン１５領斌に高不純物密度領域１６を形成し、当＃領絃
の直列抵抗を低減させている点である。この持な構造は
効果的に直列抵抗の低減を可能にするが、高不純物領域
（以下ｎ＋領領域称す）１６がゲート電極１３と接して
いるためゲート・ドレイン間、ゲート・ソース間の逆方
向耐圧が低くなる点、およびこの様なｎ十領域１６はゲ
ート電極１３をマスクとしてＳｔイオンを多量に注入す
ることにより形成される訳であるが注入イオンを活性化
する際の高温（通常ｓｏｏ’ｃ以上）処］！！に耐える
ゲート電極材料を採用しなければならない点などの欠点
を有する。

本発明の目的は従来のＧａＡａ　ＭＥＳＦＥＴ　Ｋおけ
る欠点を除去した全く新しいＧａＡｓ　ＭＥＳＦＥＴの
製造方法を提供するととＫある。

本発明によれば半絶縁性基板上に第１のｎ型結晶層を形
成する工程と、該納１のｎ型結晶層上にゲート電極を形
成したる後、全面に絶縁物を付着せしめる工程と、異方
性ドライエツチングによりウェーハに対し垂直な方向か
ら１ら記絶縁物をエツチングし、前記グー）　ｖＬｆｉ
８面にのみ前記絶縁物の側壁を残す１杉と、有機金属法
による気相成長法（ＭＯＣＶＤ法）Ｋより前記第１のｎ
型結晶層表面にＭ２のｎ型結晶層を形成する工程と、該
第２の１１屋結晶層表面の所定の領域にソース、およジ
スタの製造方法が得られる。

次に本発明によるＧａＡａ　ＭＥＳＦＥＴの製造方法を
実施例を用いて詐しく説明する。

第２図は本発明の方法によって製作されるＧａＡｓ　Ｍ
ＥＳＦＥＴの最も原理的な構造を示すものであり、例え
ばクロム（Ｃｒ）を添加した半絶縁性その表面に例えば
モリブテン（ＭＯ）よりなるゲート電極１３がドライ加
工法ｌしより形成されかつ、＃ＭＯゲート側面には例え
ば５ｉｆｔからなる絶縁物からなる側壁２１が付着せし
められている（側壁の厚みは例えば３０００Ａである）
。更に該側壁２１の両側のｎ型ＧａＡｓ層表面には不純
物密度３Ｘ１０”ｍ　、厚みｚａｏｏＸのｎ土層２２が
形成され、さらにソース１４．ドレイン１５が図示のご
とく、前記ｎ十Ｆｊ２２の表面にＲｆｆられている。本
実施例に示すＧａＡｓ　ＭＥＳＦＥＴ　においては、グ
＋ 一ト電極１３とｎ　層２２とが絶縁膜２１で隔てられて
いるため、ゲート耐圧の低下を招くことはない。しかも
実効的にソース、ドレイン層としてのｎ土層２２と、ゲ
ート金属１３との間隔は絶縁膜２１の厚みに相当した極
めてわずかのすきましかないためソース・ゲート間、ゲ
ートドレイン間の直列抵抗は十分小さくすることが可能
である。

本ＦＥＴが第１図に示した構造に比べて優れているもう
１つの点は、ｎ中層が半絶縁性基板１１と接していない
点であり、このことＫより、第１図の構造で問題となる
ｎ”−１−ｎ＋構造での空間電荷制限電流が流れずｆ、
％和・管性のよいＦＥＴが実現できる。

次に本発明におけるＦＪ造方法を実力１ａ例を用いて説
明する。第３図は本発明（ＦおけるＧａＡｓ　ＭＥＳＦ
汀の実施例を説明するための図である。

まずｆａｔにおいてＣｒ添加半絶Ｑｆ、性ＧａＡｓ基板
１１中に加速電圧５０１（ｅＶでＳｉ＋イオンを２×１
０■個／　ｃｊの密度でイオン注入しｎ型ＧａＡｓ＃１
２を形成する。次に全面にＭｏをスパッタ蒸着し、更に
ホトレジストパターンをマスクにして不要なＭｏ　を例
えばＳＦ感ガスを用いてドライエンチングしてゲート電
極１３を形成する（同図（ｂ））。次に全面Ｋ　Ｓｉｎ
、　３１を３０００Ｘ１１シηせしめたる後、平行電極
型の異方性ドライエンチング（エツチングガスは例えば
ＣＦ、が用いられる）によりウェーハに蚕直な方向から
ＳｉＯｘをエツチングしく同図（ｃ））、ゲート１３の
側［Ｋのみ厚み３０００Ｘ　１７）側壁２１を残す（同
図（ｄ））。次に比較的低温で結晶成長が可能な　ＭＯ
ＣＶＤ法（Ｍｅｔａｌ−ｏｒｇａｎｉｃＣｈｅｍｉｃａ
ｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）　ＩＣより
アルシン（ＡｇＨｓ）とトリメチルガリウム（ＣＨ＊　
）ＧａとのｐＡ分解を利ルし、全面にｎ型ＧａＡｓ層を
成長させる（成長温度はＭｏとｎ型ＧａＡｓが反応しな
い汲取例えば５００℃とする）。このときｎ土層の厚み
は例えば３０００人、不純物叡度は３Ｘ１０”ｃｄ　と
する。この時点でのＧａＡ８ＭＥＳＦＥＴ構造を同図（
第３図）（ｅ）に示しである。５ｉＯ１側壁２１および
ゲート金ｊ４１３表面に付着した層３２は非晶質であり
電気的には無限大であるので、（ｆ）のようにれ十〇ａ
Ａｓ〜表面の所定の領域にソース１４．ドレイン１５電
極を形成すれば電気的には先に第２図において説明した
と等価なＧａＡｓ　ＭＥＳＦＥＴが得られる。なお、場
合によっては第４図に示すごとき方法を追加することに
よりゲート電極１３上の非晶ｉｚ　ＧａＡｓ　３２は除
去することも可能である。すなわち蕗４図（ａ）におい
て、全面にホトレジストを４１塗布したるのちに、ウェ
ーハに対し垂直方向から全体をドライエツチングすれば
、ホトレジスト厚みの薄いゲート驚極頭部４２がまず露
出し、エッヂング除去されてｖ、４図（ｂ）のごとくに
なる。

この訛合には先の１２１Ｅのｔ合と数造土も同じにする
ことが」峠である。

さて本発明における製造方法の特徴は、第１区１におけ
る場合に比べて、低温プロ曳スが可能である点である。

すなわち飢１図の笹来方法によれば＋ ｎ　領域１６の形成（正確にはイオン注入Ｒ４ｉの活性
化）には８００℃以上の熱処理が必少であるのに対し、
ＭＯＣＶＤ法によればｎ−ト／Ｑ　２２１ｔ’：ｈ−１
００℃乃至６００℃の温度て実現可能である。このよう
な温度差は次の２つの点で本質的に重要なポイントであ
る。すなわち、プロセス温度か低いとそれだけゲート金
帆１帽で対噌る制限が代やかになり、ゲート金鳥羽料の
選択の幅が広がる。また、高温プロセスによりｎ型Ｇａ
Ａｓ　ｆｉ　１２の電気的特性（不純物恒度プロファイ
ル）も変化するが温度が低いとその変化が小さくなり、
５００℃程度以下の場合には殆んど間赳とならなくなる
。

以上、本発明におけるＧａＡｓ１ψＥＳＦＥＴの抱込お
よびその木遣方法について夾施方法と％徴にっいてｉｔ
＋述した。本発明の内容は唯羊にＧａＡａＭＥＳＦＥＴ
に関してのみｉｈ用されるものでなく、同様な方法はＩ
ｎＰ勢の他の結晶を用いたシッットキー障壁ゲートが！
翫界効朱トランジスタ、更には接合ゲート型電界効来ト
ランジスタ等にも広く適用できることは言うまでもない
。

Ｚｍ＋の簡羊な紗５明 四−ζよって得られるＧａＡａ　　ＭＥＳＦＥＴのｒＩ
Ｋ埋的端的構造し、第３図１ａ）〜（ｆ）は各々本発明
の一実施例を説明するための１であり、第４図（ａ）、
缶）は本発明の他の笑雄側を説明するための図である。

図において・１１・・・・・・半絶縁性ＧａＡｓ！板、
１２・・・・・・ｎ型ＧａＡｓ結晶層、１３・・・・・
・グー）！極、１４・・・・・・ソース電極、１５・・
・・・・ドレイン電極、１６・・・・・・ｎ十領域、２
１・・・・・・側壁、２２・・・・・・ｎ＋Ｎｊ、　３
１・・・・・・５ｔｙｘ膜、３２・・・・・・非晶質Ｇ
ａＡｓ、４１・・・・・・ホトレジスト、４２・・・・
・・グー）ｉｌｌ極頭部。

第７図 第２０

Claims (1)

【特許請求の範囲】
1. 半絶縁性基板上に第１のｎ型結晶層を形成する工程と、
   該第１のｎ型結晶層上にゲート電極を形成したる後、全
   面に絶縁物を付着せしめる工程と、異方性ドライエツチ
   ングによりウェーハに対し垂直な方向から前記絶縁物を
   エツチングし、前記ゲより前記第１のｎ型結晶層表面に
   ＠２のｎ型結晶層を形成する工程と、該第２０ｎＷｌ結
   晶層表面の所定の領域にソース、およびドレインの電極
   を形成する工程を含むことを特徴とするシ冒ットキー障
   壁ゲート型電界効果トランジスタの製造方法。