DE3811821A1 - Halbleiterbauelement - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 239000013078 crystal Substances 0.000 claims description 17
- 150000001875 compounds Chemical class 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 70
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 24
- 239000000463 material Substances 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 229910005933 Ge—P Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002301 combined effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- XVOCEVMHNRHJMX-UHFFFAOYSA-N ethyl-hydroxy-oxogermane Chemical compound CC[Ge](O)=O XVOCEVMHNRHJMX-UHFFFAOYSA-N 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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Description
Die Erfindung betrifft ein Halbleiterbauelement mit einem
isolierten Gate, insbesondere einem IGFET.
Verbindungs-Halbleiter wie GaAs enthaltende Transistoren
sind meist Schottky-Transistoren (MESFET). Kürzlich wurden
HEMT, HBT etc. entwickelt. Bei IGFETs, insbesondere bei
MOSFETs für hochintegrierte Schaltungen findet Silizium Ver
wendung. Normalerweise finden jedoch Verbindungs-Halbleiter
nicht bei MOSFETs Verwendung. Der Grund ist hauptsächlich
darin zu sehen, daß es schwierig ist, eine gut isolierende
Schicht aus einem Material wie SiO2 für Si herzustellen.
Ferner sind eine Anzahl von Zwischenschicht-Zuständen in
einer MOS-Struktur mit Verbindungs-Halbleitermaterial vor
handen. Entsprechende Schwierigkeiten treten bei Verwendung
von Ge als Halbleitermaterial auf.
Es ist Aufgabe der Erfindung, ein Halbleiterbauelement mit
einem isolierten Gate zu schaffen, das in dem Kanalbereich
eine monokristalline Schicht aus einem Verbindungs-Halbleiter
material aufweist, wobei die Zwischenschicht-Zustände in der
Zwischenschicht zwischen dem Kanalbereich aus einem Verbin
dungs-Halbleitermaterial und einer Gate-Isolierschicht ver
ringert sind.
Gemäß der Erfindung wird dies dadurch erreicht, daß eine
dünne Schicht aus einem Silizium-Einkristall zwischen dem
Kanalbereich und der Gate-Isolierschicht eingesetzt wird,
welche eine Dicke von 100 oder weniger Atomen hat.
Beispielsweise enthält ein MOSFET gemäß der Erfindung einen
Kanalbereich aus P-GaAs, durch den Kanal getrennte N-Source-
und Drain-Bereiche, eine Gate-Isolierschicht auf dem Kanal
bereich und eine Gate-Elektrode auf der Isolierschicht. Eine
dünne Schicht aus einem Silizium-Einkristall, die eine Dicke
entsprechend 100 Atomen oder weniger aufweist, ist zwischen
dem Kanalbereich und der Gate-Isolierschicht vorgesehen. Neben
GaAs sind andere Verbindungs-Halbleitermaterialien der Gruppen
III-V und Halbleitermaterialien der Gruppe IV wie beispiels
weise Ge verwendbar.
Da die Schicht aus dem Silizium-Einkristall extrem dünn ist,
fließt die Majorität von Elektronen oder Löchern mehr in den
GaAs-Kanal als in die dünne Siliziumschicht, wo die Beweg
lichkeit der Elektronen und Löcher größer als in der dünnen
Siliziumschicht ist. Ferner sind die Zwischenschicht-Zustände
zwischen dem Kanalbereich und der Gate-Isolierschicht beträcht
lich verringert, weil die Zwischenschicht aus Si und SiO2
gebildet ist. Das Oberflächenpotential des Kanalbereichs, also
die Schwellwertspannung Vth kann durch die Verunreinigungs-
Konzentration und deren Verteilung in dem Kanalbereich, durch
die Art der Gate-Isolierschicht und deren Dicke, und durch
die Art des Materials der Gate-Elektrode beeinflußt werden.
Die Spannung Vth kann auch durch die Anzahl von Atomschichten
(Schichtstärke) der dünnen Siliziumschicht, durch den Leit
fähigkeitstyp des Dotiermaterials und durch dessen Konzen
tration beeinflußt werden.
Anhand der Zeichnung soll die Erfindung beispielsweise näher
erläutert werden. Es zeigt
Fig. 1a eine Schnittansicht eines MOSFET gemäß der Erfindung,
Fig. 1b eine Schnittansicht eines weiteren Ausführungsbeispiels
eines MOSFET gemäß der Erfindung,
Fig. 1c bis 1e Energieband-Diagramme von MOSFETs gemäß der
Erfindung,
Fig. 2a eine Schnittansicht eines weiteren Ausführungsbei
spiels eines MOSFET gemäß der Erfindung,
Fig. 2b ein Energieband-Diagramm des MOSFET in Fig. 2a,
Fig. 3a bis 3e eine Darstellung zur Erläuterung der Herstellung
eines MOSFET gemäß der Erfindung,
Fig. 4a bis 4e eine Darstellung zur Erläuterung der Herstellung
eines anderen Ausführungsbeispiels eines MOSFETs ge
mäß der Erfindung; und
Fig. 5a bis 5d eine Darstellung zur Erläuterung der Herstellung
eines weiteren Ausführungsbeispiels eines MOSFETs ge
mäß der Erfindung.
Bei dem in Fig. 1 dargestellten Ausführungsbeispiel eines
MOSFET gemäß der Erfindung ist ein P-Kanal 4 auf der Ober
fläche einer P-GaAs-Schicht 1 vorgesehen. Durch den Kanal
voneinander getrennt ist ein N-Source-Bereich 2 und ein
Drain-Bereich 3 aus GaAs vorgesehen. Auf dem P-Kanalbereich
4 ist eine dünne Schicht 7 aus monokristallinen Silizium
vorgesehen, auf der eine Gate-Isolierschicht 5 ausgebildet
ist, über der eine Gate-Elektrode 6 angeordnet ist. Die
Kristallebene der GaAs-Schicht 1 auf der Oberfläche ist nicht
speziell definiert. Es ist jedoch wünschenswert, daß eine
Kristallebene vorhanden ist, auf der der Si-Einkristall
leicht wachsen kann, indem beispielsweise eine Orientierung
(100) vorgesehen wird. Die Schicht 7 aus Silizium sollte
innerhalb des kontrollierbaren Bereichs so dünn wie möglich
sein und kann eine Schichtstärke entsprechend einem bis 100
Atomen aufweisen. Für die Gate-Isolierschicht 5 können
SiO2 und SiN verwandt werden. Die Schicht aus SiO2 kann als
thermisches Oxid hergestellt oder mit Hilfe eines CVD-Ver
fahrens aufgedampft werden. Die Dicke und Kanallänge der
Gate-Isolierschicht 5 wird entsprechend den gegebenen An
forderungen festgelegt. Außer GaAs können auch andere Halb
leiter der Gruppen III-V wie InP, oder Halbleiter der Gruppe
IV wie Ge für den P-Kanalbereich 4 verwendet werden.
Bei dem in Fig. 1b dargestellten Ausführungsbeispiel ist ein
MOSFET vorgesehen, der einen inselförmig ausgebildeten Kanal
bereich 4 aus P-GaAs aufweist, eine dünne Schicht aus Silizium,
eine Gate-Isolierschicht 5 aus SiO2 und eine Gate-Elektrode 6.
Source- und Drain-Elektroden 12, 13 ragen durch Kontaktöffnungen
in einer Feld-Isolierschicht 16 vor. Die Kristallebene des
P-Si-Bereichs 10 wird derart ausgewählt, daß der GaAs-Ein
kristall gut wachsen kann. Beispielsweise findet eine Kristall
ebene unter einem Winkel von einigen Grad von der Ebene (100)
Verwendung. Der Kanalbereich 4 aus P-GaAs kann eine an sich
beliebige Dicke aufweisen, die typischerweise 0,1 bis 2
Mikrometer beträgt.
Die Fig. 1c bis 1e zeigen typische Energieband-Diagramme
(bei einer Gate-Spannung = 0 V) der beschriebenen Ausführungs
beispiele. M kennzeichnet dabei eine Gate-Elektrode, Ox eine
Gate-Isolierschicht, CB ist das Leitfähigkeitsband, VB ist
das Valenzband und FL ist das Fermi-Niveau. Da Unterschiede
hinsichtlich der Elektronenaffinität und des Bandabstands
zwischen Si und GaAs vorhanden sind, treten Band-Diskontinuitäten
Δ Ec und Δ Ev auf. Bekanntlich ist Δ Ec = die Differenz der
Elektronen-Affinität = 0,06 eV in dem Leitfähigkeitsband, und
Δ Ev = Differenz des Bandabstands - Δ Ec = 0,2 eV in dem
Valenzbereich. Fig. 1c zeigt ein Energieband-Diagramm, wobei
die Verunreinigungs-Konzentration der dünnen Schicht 7 aus
Silizium auf der P-GaAs-Schicht 4 niedrig ist. Fig. 1d zeigt
ein Energieband-Diagramm, wobei eine verhältnismäßig hohe
Konzentration von P-Dotiermaterial in der Schicht 7 aus
Silizium vorhanden ist, die deshalb mehr einen Anreicherungs
typ aufweist. Fig. 1e zeigt ein Energieband-Diagramm, wobei
N-Dotiermaterial in der dünnen Schicht 7 vorhanden ist, welche
mehr einen Verarmungstyp aufweist. Die Schwellwertspannung
Vth dieses MOSFET kann durch den Leitfähigkeitstyp des Dotier
materials und dessen Konzentration gesteuert werden. Da Band-
Diskontinuitäten in dem Grenzbereich von Si und GaAs vorhanden
sind, wird in dem Grenzbereich eine Verarmungsschicht oder
eine Potentialschranke ausgebildet, und die Bänder zweigen
davon ab. Deshalb ist die Schwellwertspannung Vth auch eine
Funktion der Dicke der dünnen Schicht 7 aus Silizium. Für eine
effektive Nutzung der hohen Elektronenleitfähigkeit in dem
Kanalbereich 4 aus GaAs sollte die dünne Schicht 7 als Silizium
so dünn wie möglich sein. Ideal wäre eine Atom-Schicht,
während aus praktischen Gründen im allgemeinen Schichten
entsprechend einigen bis 100 Atomen vorgesehen werden.
Wenn die dünne Schicht aus Silizium extrem dünn ist, wird
der Energiezustand des Siliziums quantiziert, was jedoch in
Verbindung mit der Erfindung keiner näheren Erläuterung bedarf.
Bei dem in Fig. 2a dargestellten Ausführungsbeispiel hat der
MOSFET einen Kanalbereich 4 aus P-Ge. Das Halbleiterbauelement
hat N-Source- und Drain-Bereiche 2, 3, die in einem P-Si-Bereich
10 mit niedrigem Widerstand ausgebildet sind. Ein Ge-Kanal
bereich 4 ist auf dem Bereich 10 ausgebildet, dessen beide
Enden sich in Berührung mit den Source- und Drain-Bereichen 2, 3
befinden. Auf einer dünnen Schicht 7 aus Silizium sind eine
Isolierschicht 5 und eine Gate-Elektrode 6 vorgesehen.
Fig. 2b zeigt ein Energieband-Diagramm dieses Halbleiterbau
elements (bei Vt = 0) entlang einem Querschnitt P-Si/P-Ge/
P-Si. Die Band-Diskontinuitäten betragen etwa Δ Ec = 0,12 eV
und Δ Ev = 0,33 eV. Deshalb ist die Beweglichkeit der Elektro
nen in dem Kanalbereich 4 aus Ge höher und ein zweidimensiona
les Elektronen-Gas kann sich in dem Ge-Kanal ausbilden. Wegen
des kombinierten Effekts der hohen Elektronenbeweglichkeit
in Ge und der Ausbildung von zweidimensionalem Elektronen-
Gas arbeitet dieser FET mit sehr hoher Geschwindigkeit. Obwohl
bei dem obigen Beispiel Ge für den Kanalbereich 4 benutzt
wird, können andere Halbleiter der Gruppe IV benutzt werden,
z. B. ein SiGe-Mischkristall und SiC, sowie Halbleiter der
Gruppen III-V oder II-VI.
In Verbindung mit den Fig. 3a bis 3e soll ein Verfahren zur
Herstellung eines MOSFET gemäß der Erfindung beschrieben
werden. Fig. 3a zeigt einen Querschnitt durch einen Kanalbereich
4 aus P-GaAs, der selektiv auf einem halbisolierenden GaAs-
Substrat 1 unter Verwendung einer aufgedampften SiO2-Schicht
oder dergleichen Maske 26 ausgebildet ist. Fig. 3b zeigt eine
Schnittansicht, wobei N-GaAs-Source- und Drain-Bereiche 2, 3
unter Verwendung einer Maske 36 aus einer aufgedampften SiO2-
Schicht vorgesehen sind. Fig. 3c zeigt eine Schnittansicht,
wobei eine dünne Schicht 7 aus einkristallinem Silizium
selektiv aufgewachsen ist, unter Verwendung einer Maske 26
aus SiO2 oder dergleichen Material, nachdem der Kanalbereich
4 freigelegt wurde. Obwohl zum selektiven Wachsen in an sich
bekannter Weise eine Si-H-C-Atmosphäre oder ein Aufdampfver
fahren bei niedrigem Druck benutzt werden kann, wird die Ver
wendung einer molekularen epitaxialen Schicht (MLE) vorge
zogen. Eine molekulare Beam-Epitaxie (MBE) ist ebenfalls
effektiv, obwohl das selektive Wachsen bei diesem Verfahren
schwierig ist. Fig. 3d zeigt eine Schnittansicht, wobei eine
Gate-Isolierschicht 5 durch thermische Oxidation der dünnen
Schicht 7 aus Silizium ausgebildet wird. Es kann auch eine
CVD-Oxidschicht oder CVD-Nitridschicht als Gate-Isolier
schicht 5 vorgesehen werden. Fig. 3e zeigt eine Schnittansicht
des fertiggestellten MOSFET, wobei eine Gate-Elektrode 6
und Source- und Drain-Elektroden 12, 13 mit einer metallischen
Schicht nach der Ausbildung von Kontaktöffnungen vorgesehen
werden.
In Verbindung mit Fig. 4 soll ein Verfahren zur Herstellung
eines anderen Ausführungsbeispiels eines MOSFET gemäß der
Erfindung erläutert werden. Fig. 4a zeigt eine Schnittan
sicht, wobei ein P-Quellenbereich 10 in einem Substrat 11 aus
N-Silizium vorgesehen ist. Die Isolation erfolgt mit einer
selektiven SiO2-Schicht 16. Eine Schicht 4 aus P-GaAs und
eine dünne Schicht 7 aus Silizium werden auf der gesamten
Oberfläche unter Verwendung eines MOCVD- oder MBE-Verfahrens
aufgewachsen. Die Schicht aus GaAs auf dem P-Bereich 10 und
die dünne Schicht 7 aus Si sind monokristallin, während andere
Teile polykristallin sind. Fig. 4b zeigt eine Gate-Isolier
schicht 5, die durch ein CVD-Verfahren oder dergleichen nach
Entfernen unnötiger Teile der Schicht 4 und der dünnen
Schicht aus Silizium aufgetragen werden. Entsprechend Fig. 4c
werden nach Ausbildung einer Gate-Elektrode 6 aus poly
kristallinem Silizium, Metall oder einem Silizid, N-Source-
und Drain-Bereiche 2, 3 durch Ionen-Implantation ausgebildet.
Fig. 4d zeigt eine aufgetragene Feld-Isolierschicht 26. Danach
werden nach Ausbildung von Kontaktöffnungen Elektroden und
Anschlußdrähte vorgesehen, um das in Fig. 4e dargestellte
Halbleiterbauelement fertigzustellen. Es ist ferner möglich,
eine dünne Schicht aus Ge oder eine Supergitter-Schicht aus
den Gruppen III-V als Pufferschicht zwischen dem P-Bereich
10 und der Schicht 4 aus GaAs einzusetzen.
In Verbindung mit Fig. 5 soll ein Verfahren zur Herstellung
eines weiteren MOSFET gemäß der Erfindung beschrieben werden.
Fig. 5a zeigt die Ausbildung einer Maske 16 aus einer SiO2-
Schicht, durch die ein Teil der Source- und Drain-Bereiche 2, 3
und des Substrats 10 zugänglich sind. Fig. 5b zeigt die Aus
bildung einer dünnen Schicht 7 aus Silizium, die selektiv auf
gewachsen wird, nachdem ein Kanalbereich 4 aus GaAs oder Ge
selektiv durch ein MOCVD- oder MLE-Verfahren unter Verwendung
der Maske 16 aus SiO2 ausgebildet wurde. Fig. 5c zeigt eine
ausgetragene Gate-Isolierschicht 5. Fig. 5d zeigt das fertig
gestellte Halbleiterbauelement nach dem Anbringen einer Gate-
Elektrode 6 etc.
Gemäß den beschriebenen Ausführungsbeispielen wird ein FET
mit einem isolierten Gate vorgesehen, für den ein Material mit
hoher Elektronenbeweglichkeit wie GaAs oder Ge im Kanalbe
reich Verwendung findet, der unter Anwendung von Si-Technologie
hergestellt werden kann. Obwohl die beschriebenen Ausführungs
beispiele die Verwendung von GaAs oder Ge betreffen, können
andere Halbleiter der Gruppen III-V wie InP Verwendung finden,
Mischkristalle der Gruppe IV oder Verbindungs-Halbleiter,
sowie Halbleiter der Gruppen II-VI. Obwohl bei den Aus
führungsbeispielen ein N-Kanaltyp beschrieben wird, können
die beschriebenen FETs auch vom P-Kanaltyp oder Verarmungs
typ sein. Wegen dieses Merkmals ist die Erfindung auch vor
teilhaft auf CMOS-Transistoren anwendbar. Wie oben erwähnt
wurde, ist die Erfindung insbesondere für die Herstellung
von schnellen hochintegrierten Schaltungen mit mehreren
Funktionen von Interesse.
Claims (4)
1. Halbleiterbauelement mit einem isolierten Gate, mit einem
Kanalbereich von dem einen Leitfähigkeitstyp, mit einem
Source- und Drain-Bereich von dem anderen Leitfähigkeits
typ, welche Bereiche durch den Kanalbereich getrennt sind,
sowie mit einer Gate-Isolierschicht auf dem Kanalbereich,
auf der die Gate-Elektrode vorgesehen ist, dadurch gekenn
zeichnet, daß mindestens ein Teil des Kanalbereichs (4)
aus einem sich von Silizium unterscheidenden Halbleiter
kristall besteht, und daß zwischen dem Kanalbereich und
der Gate-Isolierschicht (5) eine dünne Schicht (7) aus
einem Silizium-Einkristall vorgesehen ist, deren Dicke ge
ringer als eine Schicht von 100 Atomen ist.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet,
daß der Halbleiterkristall ein Verbindungs-Halbleiter der
Gruppen III-V ist.
3. Halbleiterbauelement nach Anspruch 2, dadurch gekennzeichnet,
daß der Halbleiterkristall auf einem Substrat aus einem
Halbleiter-Einkristall der Gruppe IV ausgebildet ist.
4. Halbleiterbauelement nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß das Oberflächenpotential des
Kanalbereichs zumindest teilweise durch die Anzahl von Atom
schichten der dünnen Schicht aus dem Silizium-Einkristall,
durch den Leitfähigkeitstyp des Dotiermaterials oder die
Konzentration des Dotiermaterials bestimmt wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62087370A JPS63252478A (ja) | 1987-04-09 | 1987-04-09 | 絶縁ゲ−ト型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3811821A1 true DE3811821A1 (de) | 1988-10-27 |
Family
ID=13913008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3811821A Withdrawn DE3811821A1 (de) | 1987-04-09 | 1988-04-08 | Halbleiterbauelement |
Country Status (3)
Country | Link |
---|---|
US (1) | US5036374A (de) |
JP (1) | JPS63252478A (de) |
DE (1) | DE3811821A1 (de) |
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Legal Events
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8120 | Willingness to grant licences paragraph 23 | ||
8141 | Disposal/no request for examination |