JPS60211946A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60211946A JPS60211946A JP59069318A JP6931884A JPS60211946A JP S60211946 A JPS60211946 A JP S60211946A JP 59069318 A JP59069318 A JP 59069318A JP 6931884 A JP6931884 A JP 6931884A JP S60211946 A JPS60211946 A JP S60211946A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- substrate
- silicon
- treatment
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はゲルマニウム（Ｇｅ）を用いた半導体装置の製
造方法に関するものである。
造方法に関するものである。
従来例の構成とその問題点
Ｇｅ半導体装置の表面不活性化保護膜としては、種々の
方法によりＧｅ基板上に５ｉｎ２． Ｓｉ３Ｎ４等の絶
縁性無定形薄膜が用いられている。しかしながらこれら
の無定形薄膜とＧｅの界面は、例えばＳｉ−５ｉ０２
で代表されるＳｉ を基板として用いた半導体装置に比
して特性が非常に悪いものとなっている。５ｉ−３ｉＯ
２と同様に熱酸化法によるＧｅｍ、、の形成も試みられ
ているが、Ｃｚｅ−ＣｒｅＯ２の界面特性が悪く、又水
に溶けるもの、水には溶は斤いがコロイド溶液を作るも
の等極めて不安定な酸化膜で、熱酸化法による酸化膜の
形成法は実用化されていないのが現状である。一方Ｇｅ
は材料的にＳｉに比して移動度が大きく超高周波半導体
装置等の材料として有望な材料である。
方法によりＧｅ基板上に５ｉｎ２． Ｓｉ３Ｎ４等の絶
縁性無定形薄膜が用いられている。しかしながらこれら
の無定形薄膜とＧｅの界面は、例えばＳｉ−５ｉ０２
で代表されるＳｉ を基板として用いた半導体装置に比
して特性が非常に悪いものとなっている。５ｉ−３ｉＯ
２と同様に熱酸化法によるＧｅｍ、、の形成も試みられ
ているが、Ｃｚｅ−ＣｒｅＯ２の界面特性が悪く、又水
に溶けるもの、水には溶は斤いがコロイド溶液を作るも
の等極めて不安定な酸化膜で、熱酸化法による酸化膜の
形成法は実用化されていないのが現状である。一方Ｇｅ
は材料的にＳｉに比して移動度が大きく超高周波半導体
装置等の材料として有望な材料である。
発明の目的
本発明は上述の従来の欠点を除去し、界面特性の優れた
表面不活性化されたＧｅ半導体装置の製造方法を提供す
ることを目的とする。
表面不活性化されたＧｅ半導体装置の製造方法を提供す
ることを目的とする。
発明の構成
本発明の骨子とするところは、Ｇｅ 半導体基体の表面
にシリコンをイオン注入したる後酸化或は窒化処理を施
し、Ｇｅ−３ｉからなる酸化膜或は窒化膜を形成し、表
面不活性化保護膜として用いるものである。
にシリコンをイオン注入したる後酸化或は窒化処理を施
し、Ｇｅ−３ｉからなる酸化膜或は窒化膜を形成し、表
面不活性化保護膜として用いるものである。
実施例の説明
以下本発明を実施例で説明する。
（実施例１）
第１図は本発明の一実施例である。
機械的、化学的処理を施したｎ型Ｇｅ 基板１（第１図
１Ｌ）にシリコン（Ｓｌ）イオン２を１６０ＫｅｌＶＴ
６ Ｘ １０’５Ｃｍ−２，６０ＫｅＶで１０資〃「２
イオン注入し、Ｓ１注入層３を形成する（第１図ｂ）。
１Ｌ）にシリコン（Ｓｌ）イオン２を１６０ＫｅｌＶＴ
６ Ｘ １０’５Ｃｍ−２，６０ＫｅＶで１０資〃「２
イオン注入し、Ｓ１注入層３を形成する（第１図ｂ）。
酸素雰囲気中で６６０でで３００分熱処理し、酸化処理
を施し、Ｇｅ−３ｉ からなる酸化膜４を形成する（第
１図Ｃ）。酸化膜４は表面近傍ではＧｅに比してＳｉの
多い酸化膜が形成され、酸化膜４とｎ ｇ Ｇｅ 基板
１の界面はＳｌ に比してＧｅ の多い酸化膜が形成さ
れる。表面近傍ばＳｉ の多い酸化膜等に安定な酸化膜
が形成される。ｎ型Ｇｅ基板界面はＧｅ の多い酸化膜
でかつ基板と連続しているので界面準位の少ない酸化膜
が形成される。ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ ）型ダイオードを形成し容量
−電圧特性からめた界面準位は４×１０１１ｍ−２で従
来法の気相成長法で形成したＳｉＯ２に比して２〜３桁
少ない界面準位である。
を施し、Ｇｅ−３ｉ からなる酸化膜４を形成する（第
１図Ｃ）。酸化膜４は表面近傍ではＧｅに比してＳｉの
多い酸化膜が形成され、酸化膜４とｎ ｇ Ｇｅ 基板
１の界面はＳｌ に比してＧｅ の多い酸化膜が形成さ
れる。表面近傍ばＳｉ の多い酸化膜等に安定な酸化膜
が形成される。ｎ型Ｇｅ基板界面はＧｅ の多い酸化膜
でかつ基板と連続しているので界面準位の少ない酸化膜
が形成される。ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ ）型ダイオードを形成し容量
−電圧特性からめた界面準位は４×１０１１ｍ−２で従
来法の気相成長法で形成したＳｉＯ２に比して２〜３桁
少ない界面準位である。
（実施例２）
第２図は本発明の他の実施例である。
機械的、化学的処理を施したｎ型ＧａＡｓ基板１１の一
生面にシリコン（Ｓｌ）薄層１２を気相成長法で２．０
００八成長させる（第２図ａ）。アルゴン（Ａｒ）イオ
ン１３を加速エネルギー１６０ＫｅＶ で注入量１Ｑ１
５Ｃノ〃−２をイオン注入し、ノックオンを利用して基
板１１内にＳｉ注入層１４を形成する（第２図ｂ）。高
圧酸化炉を用いて基板温度６６０ ’Ｃで１００分熱処
理し、５ｉｎ２１５ 、 Ｇｅ −３ｉからなる酸化膜
１６に変換する。
生面にシリコン（Ｓｌ）薄層１２を気相成長法で２．０
００八成長させる（第２図ａ）。アルゴン（Ａｒ）イオ
ン１３を加速エネルギー１６０ＫｅＶ で注入量１Ｑ１
５Ｃノ〃−２をイオン注入し、ノックオンを利用して基
板１１内にＳｉ注入層１４を形成する（第２図ｂ）。高
圧酸化炉を用いて基板温度６６０ ’Ｃで１００分熱処
理し、５ｉｎ２１５ 、 Ｇｅ −３ｉからなる酸化膜
１６に変換する。
Ｇｅ −Ｓｉからなる酸化膜１６は実施例１と同様い酸
化膜となる。
化膜となる。
実施例１．２では酸化処理を施し、酸化膜の形成法につ
いて説明したが、窒化処理を施し、窒化膜を形成しても
良い。窒化膜の形成法としては、窒素雰囲気中での高圧
窒化炉を用いて形成しても良いし、窒素プラズマ中で熱
処理すれば良い。
いて説明したが、窒化処理を施し、窒化膜を形成しても
良い。窒化膜の形成法としては、窒素雰囲気中での高圧
窒化炉を用いて形成しても良いし、窒素プラズマ中で熱
処理すれば良い。
実施例でばＧｅ−３ｉからなる酸化膜、窒化膜の形成法
で説明しだが、上記酸化膜、窒化膜上に気相成長法によ
り３１０２．Ｓｉ３Ｎ、、等の膜を重ねて複合膜として
も良い。
で説明しだが、上記酸化膜、窒化膜上に気相成長法によ
り３１０２．Ｓｉ３Ｎ、、等の膜を重ねて複合膜として
も良い。
本発明のＧｅ−３ｉからなる酸化膜、窒化膜は単体半導
体、集積回路の製造方法に用いるＭＯ３型ＦＥＴ等の絶
縁膜９表面不活性化保護膜、不純物拡散、イオン注入の
選択的に不純物を導入するマスクに用いることが出来る
。
体、集積回路の製造方法に用いるＭＯ３型ＦＥＴ等の絶
縁膜９表面不活性化保護膜、不純物拡散、イオン注入の
選択的に不純物を導入するマスクに用いることが出来る
。
発明の詳細
な説明した様に本発明によれば、Ｇｅ基板にイオン注入
法を用いてシリコンを導入し、酸化或は窒化処理を施し
、Ｇｅ −Ｓｉからなる酸化膜、窒化膜を形成すること
により、界面特性の優れた安定な絶縁膜を形成すること
が出来、Ｇｅ半導体装置の電気的特性が改善されその工
業的価値は大きい。
法を用いてシリコンを導入し、酸化或は窒化処理を施し
、Ｇｅ −Ｓｉからなる酸化膜、窒化膜を形成すること
により、界面特性の優れた安定な絶縁膜を形成すること
が出来、Ｇｅ半導体装置の電気的特性が改善されその工
業的価値は大きい。
第１図（ａｌ 〜（Ｃ１、第２図（ａｌ−（Ｃ１は本発
明の実施例に係る半導体装置の製造方法の製造工程の例
である。 １・・・・・・ｎ！ゲルマニウム基板、２・・・・シリ
コンイオン、３・・・・・・シリコン注入層、４ ・・
−Ｇｅ −３ｉからなる酸化膜、１１・・・・ｎ型ゲル
マニウム、１２・・・・・・シリコン薄／ｉ、１３・・
・・・アルゴンイオン、１４・・・シリコン注入層、１
５・・・・５１０２．１６・・・・−Ｇｅ−８ｌからな
る酸化膜。
明の実施例に係る半導体装置の製造方法の製造工程の例
である。 １・・・・・・ｎ！ゲルマニウム基板、２・・・・シリ
コンイオン、３・・・・・・シリコン注入層、４ ・・
−Ｇｅ −３ｉからなる酸化膜、１１・・・・ｎ型ゲル
マニウム、１２・・・・・・シリコン薄／ｉ、１３・・
・・・アルゴンイオン、１４・・・シリコン注入層、１
５・・・・５１０２．１６・・・・−Ｇｅ−８ｌからな
る酸化膜。
Claims (2)
- （１） ゲルマニウム基板の一生面の所定の領域にシリ
コンをイオン注入し、しかる複酸化或は窒化処理を施し
、ゲルマニウム−シリコンｉｈらなる酸化膜或は窒化膜
を形成することを特徴とする半導体装置の製造方法。 - （２） ゲルマニウム基板の一生面の所定の領域にシリ
コン半導体薄膜を堆積し、不活性イオンを注入し、ノッ
クオンされたシリコンをケルシマニウム基板に導入し、
しかる複酸化或は窒化処理を施し、ゲルマニウム−シリ
コンからなる酸化膜或は窒化膜を形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59069318A JPS60211946A (ja) | 1984-04-06 | 1984-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59069318A JPS60211946A (ja) | 1984-04-06 | 1984-04-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60211946A true JPS60211946A (ja) | 1985-10-24 |
Family
ID=13399085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59069318A Pending JPS60211946A (ja) | 1984-04-06 | 1984-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211946A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143220A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | ゲルマニウムの保護膜およびその製造方法 |
| US5036374A (en) * | 1987-04-09 | 1991-07-30 | Seiko Instruments Inc. | Insulated gate semiconductor device using compound semiconductor at the channel |
| US5602403A (en) * | 1991-03-01 | 1997-02-11 | The United States Of America As Represented By The Secretary Of The Navy | Ion Implantation buried gate insulator field effect transistor |
| JP2010219249A (ja) * | 2009-03-16 | 2010-09-30 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
-
1984
- 1984-04-06 JP JP59069318A patent/JPS60211946A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036374A (en) * | 1987-04-09 | 1991-07-30 | Seiko Instruments Inc. | Insulated gate semiconductor device using compound semiconductor at the channel |
| JPH01143220A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | ゲルマニウムの保護膜およびその製造方法 |
| US5602403A (en) * | 1991-03-01 | 1997-02-11 | The United States Of America As Represented By The Secretary Of The Navy | Ion Implantation buried gate insulator field effect transistor |
| JP2010219249A (ja) * | 2009-03-16 | 2010-09-30 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6197701B1 (en) | Lightly nitridation surface for preparing thin-gate oxides | |
| US20040175961A1 (en) | Two-step post nitridation annealing for lower EOT plasma nitrided gate dielectrics | |
| KR20070020426A (ko) | 반도체 제조를 위한 게이트 전극 도펀트 활성화 방법 | |
| US6534388B1 (en) | Method to reduce variation in LDD series resistance | |
| US20030207530A1 (en) | Shallow trench isolation process for reduced junction leakage | |
| JP2002510438A (ja) | 複合ｓｉ／ｓｉｇｅゲートを持つ半導体装置における相互拡散の制限方法 | |
| JPH0794731A (ja) | 半導体装置及びその製造方法 | |
| JPS60211946A (ja) | 半導体装置の製造方法 | |
| JPS63217657A (ja) | 半導体基板の製造方法 | |
| JPH039612B2 (ja) | ||
| JP3033525B2 (ja) | 半導体装置の製造方法 | |
| US6642117B1 (en) | Method for forming composite dielectric layer | |
| JPH03224241A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPS63281424A (ja) | ポリサイド電極の形成方法 | |
| JP3050190B2 (ja) | 半導体装置の製造方法 | |
| JPS6039825A (ja) | 半導体活性層の形成方法 | |
| KR100256246B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JPS60213032A (ja) | 半導体装置およびその製造方法 | |
| US5162242A (en) | Method for annealing compound semiconductor devices | |
| JPH03265131A (ja) | 半導体装置の製造方法 | |
| JPS63250812A (ja) | 半導体基板の製造方法 | |
| JPS61248476A (ja) | 半導体装置の製造方法 | |
| JPH023916A (ja) | 半導体装置の製造方法 | |
| JPH0493019A (ja) | 半導体装置の製造方法 | |
| JPH0243342B2 (ja) |