DE3785521T2 - Senkrechter mis-anreicherungs-feldeffekt-transistor aus verbindungen der gruppe 111-v. - Google Patents
Senkrechter mis-anreicherungs-feldeffekt-transistor aus verbindungen der gruppe 111-v.Info
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Description
- Die Erfindung betrifft Feldeffekttransistoren (FETs) und insbesondere vertikale FETs aus Verbindungen der Gruppe III-V.
- Exzellente Materialeigenschaften, wie hohe Elektronenbeweglichkeit, hohe Elektronenspitzengeschwindigkeit, niedrige Ionisationskoeffizienten und gute thermische Leitfähigkeit machen InP zu einem guten Materialanwärter für FET- Anwendungen. Unter den möglichen Gate-Technologien zur Herstellung von InP-Transistoren weist die isolierte Gate- Technik oder isolierte Steuerelektrodentechnik die meisten Aussichten auf, und es wurden Metall-Isolator-InP- Einrichtungen mit 8 x 10¹&sup0; cm&supmin;²eV&supmin;¹ niedrigen Grenzflächenzustandsdichten berichtet. (Siehe z. B. K.P. Pande, Applied Physics Letters, Band 46, Nr. 4, Seite 416, (1985).) Hochleistungs-Inp-Metallisolator-Halbleiter-FETs, die sowohl im Verarmungs- als auch Anreicherungsbetriebszustand arbeiten (T. Itoh et al., Electron Devices, Band ED-30, Nr. 7, Seite 811, (1983)), finden Anwendung in digitalen Hochgeschwindigkeitsschaltungen, bei der Hochfrequenzleistungsverstärkung (M. Armand et al. , Electron Letters, Band 19, Nr. 12, Seite 433, (1983)) und insbesondere in der integrierten Opto-Elektronik für optische Telekommunikation mit großen Wellenlängen (siehe z. B. K. Kasahara et al., Electron Letters, Band 20, Seite 314, (1984)).
- Um eine endliche Kanaltiefe zu definieren, werden üblicherweise FETs in III-V-Verbindungen auf halbisolierenden Substraten hergestellt. Für Verarmungstyp-Einrichtungen wird der aktive Kanal entweder durch epitaxiales Wachstum oder Ionenimplantation ausgebildet und für Anreichungstyp- Einrichtungen durch Ladungsträger-(Elektronen)-Akkumulation auf der Oberfläche des halbisolierenden Substrates. Die Notwendigkeit eines halbisolierenden Substrates für derartige FETs behindert die monolithische Integration von photonischen und elektronischen Einrichtungen, da die meisten der photonischen Einrichtungen (z.B. Laserdioden und PIN- Photodioden) üblicherweise auf leitenden (d.h. n-Typ) Substraten hergestellt werden. Weiterhin ist die Ätzgrubendichten kommerziell erhältlicher halbisolierender InP-Substrate zu hoch für hochwertige, hoch ertragreiche optoelektronische Bauteilherstellung.
- Vertikale Gruppe-III-V-Verbindungs-FETs sind in der EP-A 0 145 567 und bei Z. Rav-Noy et al, Applied Physics Letters, Band 45, Nr. 3 Seiten 258-260, (1984), beschrieben.
- Die in den Ansprüchen beschriebene Erfindung beseitigt die Notwendigkeit eines halbisolierenden Substrates bei der Herstellung von FETs und stellt somit eine FET-Ausführung zur Verfügung, welche die monolithische Integration photonischer und elektronischer Einrichtungen ermöglicht. Um dieses Ziel gemäß einem Ausführungsbeispiel der Erfindung zu erreichen wird eine halbisolierende epitaxiale Gruppe-III-V-Verbindungs- Sperrschicht auf einem leitenden Gruppe-III-V-Verbindungs- Einzelkristall-substrat aufgewachsen. Ein vertikaler Feldeffekttransistor vom Anreicherungstyp wird durch Ausbilden einer leitenden Oberflächenschicht in der Sperrschicht und einer Furche, die sich durch die Sperrschicht zu dem Substrat erstreckt, realisiert. Eine dünne dielektrische Schicht wird wenigstens entlang einer Wand der Furche ausgebildet und eine Gate-Elektrode wird auf der dielektrischen Schicht ausgebildet. Drain- und Source-Elektroden werden ebenfalls auf dem FET ausgebildet, eine auf dem Boden des Substrates und die andere auf der leitfähigen Oberflächenschicht benachbart zu der Gate-Elektrode. Wenn eine geeignete Gate-Spannung relativ zu dem Substrat angelegt wird, wird ein leitender Kanal entlang der Seitenwand der Furche ausgebildet und Strom fließt vertikal zwischen der Drain- und der Source-Elektrode.
- In einem alternativen Parallelkanal-Ausführungsbeispiel, welches die Leistungsfähigkeit des FETs vergrößert, sind die dielektrische Schicht und die Gate-Elektrode entlang gegenüberliegenden Wänden der Furche ausgebildet, so daß Kanäle entlang jeder Wand ausgebildet werden.
- In einem bevorzugten Ausführungsbeispiel enthält die Sperrschicht Fe-dotiertes InP, das durch organo-metallische chemische Gasphasenabscheidung (organo-metallic chemical vapor deposition, OMCVD) aufgewachsen wurde.
- Die einzige Figur ist eine schematische, perspektivische Darstellung eines FETs gemäß einem Ausführungsbeispiel der Erfindung.
- Nachstehend wird auf die Figur Bezug genommen, in der ein vertikaler FET vom Anreicherungstyp dargestellt ist, mit einem leitenden Gruppe-III-V-Verbindungs-Halbleiterkörper 10, einer halbisolierenden epitaxialen Gruppe-III-V-Verbindungs- Halbleitersperrschicht 12, die auf einer der Hauptoberflächen des Körpers 10 ausgebildet ist, und einer leitfähigen Gruppe- III-V-Verbindungshalbleiter-Oberflächenschicht 14, die in der Sperrschicht 12 auf der dem Körper 10 entfernten Seite ausgebildet ist. Eine Furche 16 erstreckt sich durch beide, die Sperrschicht 12 und die leitfähige Schicht 14 in den Körper 10, und eine dielektrische Schicht 18 ist entlang wenigstens einer Seitenwand 28 oder 29 der Furche 16 ausgebildet. Alternativ ist die dielektrische Schicht 18, wie dargestellt, entlang beider Seitenwände der Furche 16 ausgebildet. Obwohl eine trapezförmige Furche dargestellt ist, sind andere geometrische Formen, wie z.B. eine V-Furche ebenfalls geeignet.
- Eine Gate-Elektrode 20 ist auf der dielektrischen Schicht 18 ausgebildet. Source- und Drain-Elektroden sind ebenfalls auf dem FET gebildet; eine, die Source- oder die Drain-Elektrode, ist auf einer der Hauptoberflächen des Körpers 10 ausgebildet, während die andere auf der leitfähigen Schicht 14 benachbart zur Gate-Elektrode 20 ausgebildet ist. Beispielhaft ist die Source-Elektrode 22 am Boden des Körpers 10 und die Drain-Elektrode 24 bis 25 als separate Segmente auf der Schicht 14 auf jeder Seite der Gate-Elektrode 20 ausgebildet. Umgekehrt könnte die Drain-Elektrode als Einzelelektrode auf dem Boden des Körpers 10 ausgebildet sein, in welchem Falle die Source-Elektrode auf der Schicht 14 als einzelne Metallschicht oder als separate Segmente ausgebildet wäre.
- Zum Bereitstellen elektrischer Verbindungen erstreckt sich die Gate-Elektrode über das Ende der Furche 16 hinaus, um einen Anschlußkontakt 26 auszubilden. Die dielektrische Schicht 18 bedeckt somit nicht nur die Wände der Furche 16, sondern auch die Oberfläche der Einrichtung einschließlich des Bereichs unter dem Anschlußpunkt 26, nimmt aber die Fenster aus, die den Zugang zu den Elektroden 24 bis 25 erlauben.
- Wenn im Betrieb beide Drain-Elektroden 24 und 25 verwendet werden und wenn eine geeignete Gate-Spannung relativ zur Source-Elektrode 22 angelegt wird, werden zwei leitende Kanäle durch die Sperrschicht 12 gebildet, einer entlang der Seitenwand 28 der Furche 16 und eine entlang der Seitenwand 29. Der Strom fließt vertikal zwischen der Source und dem
- Drain durch den Ladungsfluß durch die Kanäle. Die Sperrschicht 12 verhindert beliebigen signifikanten Stromfluß an anderem Ort. Alternativ kann eine Drain-Elektrode, z.B. 25, elektrisch floatend bzw. potentialmäßig offen oder weggelassen sein, in diesem Falle wäre ein einzelner Kanal entlang der Seitenwand 28 ausgebildet. Beispielhaft sind der Körper 10 und die Schicht 14 n-Typ-Halbleiter, in diesem Falle tritt Anreichungstyp-Betrieb auf, wenn eine positive Gate-Spannung relativ zur Source-Elektrode 22 angelegt wird.
- In einem bevorzugten Ausführungsbeispiel enthält der Körper 10 einleitfähiges n-Typ-Substrat, die Sperrschicht 12 enthält eine Fe-dotierte halbisolierende InP-Schicht, die durch OMCVD aufgewachsen wurde, wie beschrieben bei J.A. Long et al., Journal of Crystal Growth, Band 69, Seite 10, (1984). Die leitfähige Schicht 14 kann auf eine Anzahl von Arten ausgebildet werden, einschließlich durch epitaxiales Wachstum oder durch Diffusion von Verunreinigungen in die Schicht 12, aber die bevorzugte Technik besteht in der Implantation von Ionen (z.B. von Si-Ionen) in die erwünschten Bereiche der Schicht 12. In jedem Fall sollte sich die leitfähige Schicht 14 zu den Seitenwänden 28 und 29 der Furche 16 erstrecken, um 50 die an diesen Wänden ausgebildeten Kanäle zu kontaktieren. Die unterbrochene Linie 15 zeigt in einer Phantomdarstellung die Oberflächenabmessungen der Schicht 14 auf einer Seite der Gate-Elektrode 20; d.h. unter der Drain-Elektrode 25. Die Schicht 14 hat ähnliche Oberflächenabmessungen auf der anderen Seite der Gate-Elektrode 20. In ähnlicher Weise kann die Furche 16 durch eine beliebige geeignete Ätztechnik ausgebildet sein und die dielektrische Schicht 18 kann durch eine beliebige geeignete Abscheidungstechnik gebildet werden, obwohl die thermische Aufdampfung eines Borsilikatglasfilms zum Bilden der Schicht 18 bevorzugt wird.
- Ein beispielhafter Prozeßablauf für die Herstellung des FETs enthält die nachfolgenden prinzipiellen Schritte. Eine halbisolierende Schicht 12 wird epitaxial auf dem Substrat 10 aufgewachsen und eine leitfähige Schicht 14 wird in einen Oberflächenabschnitt der Schicht 12 ionenimplantiert. Unter Verwendung von Standardphotolithographie (PL) wird eine strukturierte Maske auf der Schicht 12 ausgebildet, so daß die Drain-Elektroden 24 und 25 durch Abscheidung aufgebracht werden können. Unter nochmaliger Verwendung der PL wird die Maske weiter strukturiert und die Furche 16 wird durch Ätzen gebildet. Dann kann die Source-Elektrode 22 auf dem Boden des Substrats 10 abgeschieden werden. Es bestehen jedoch weitere geeignete Punkte in dem Ablauf für das Ausführen des letzten Schrittes. Als nächstes wird die dielektrische Schicht 18 über der oberen Oberfläche gebildet und PL wird verwendet, um die erwünschten Bereiche für die Abscheidung der Gate-Elektrode 20 und des Anschlußpunktes 26 zu definieren. Die Schicht 18 wird dann unter Verwendung der PL noch einmal strukturiert, um Fenster über den Drain-Elektroden 24 und 25 zu definieren. Die Fenster werden durch Ätzen geöffnet, um derart Elektroden 24 und 25 zum Zwecke elektrischer Kontaktierung freizulegen.
- Dieses Verfahren erzeugt zwei Kanäle, einer entlang jeder Seitenwand 28 und 29. Jedoch können gut bekannte Techniken, wie Schrägbedampfung der Gate-Elektrode 20 (und möglicherweise der Schicht 18) in der Furche eingesetzt werden, so daß ein einzelner Kanal entlang nur einer Seitenwand gebildet wird.
- Das nachfolgende Beispiel beschreibt die Herstellung und den Betrieb eines vertikalen InP-FETs vom Anreichungstyp gemäß einem Ausführungsbeispiel der Erfindung. Verschiedene Materialien, Abmessungen, Betriebsbedingungen und andere Parameter sind lediglich als Beispiel vorgesehen, soweit nicht anderenfalls angegeben, und sollen den Umfang der Erfindung nicht einschränken.
- Der Körper 10 enthält ein (100)-orientiertes-n-Typ-InPSubstrat (Ladungsträgerkonzentration ungefähr 10¹&sup8; cm&supmin;³). Eine 2 µm dicke Fe-dotierte halbisolierende InP-Sperrschicht 12 wurde durch Atmosphärendruck-OMCVD unter Verwendung eines bekannten Systems mit vertikaler Geometrie aufgewachsen (siehe J.L. Zilko et al., Journal of Electronic Mateirals, Band 14, Seite 563, (1985)). Die Quellen von In und P waren Trimethylindium und Phosphin, wobei Ferrocen als Quelle für Fe verwendet wurde.
- Der aktive Bereich der Einrichtungen wurde unter Verwendung von Standard PL strukturiert, und eine selektive Si&spplus;- Ionenimplantation mit einer Dosis von 1 x 10¹³ cm&supmin;² bei 50 keV wurde bei einer Substrattemperatur von 200ºC durchgeführt, um die leitfähige Schicht 14 auszubilden. Das Implantat wurde unter Verwendung der gut bekannten Close-Contact-Methode (Nah-Kontakt-Methode) bei 650ºC über 15 min getempert. Der Aktivierungswirkungsgrad betrug ungefähr 80% mit einer Spitzen-Ladungsträgerkonzentration von ungefähr 10¹&sup8; cm&supmin;³. Nach dem Bilden einer ohmischen Source-Elektrode 22 und von Drain-Elektroden 24 bis 25 wurde eine trapezförmige Furche 16 durch beide, die leitfähige Schicht 14 und die Fe-dotierte halbisolierende Schicht 12, in das n&spplus;-Substrat 10 geätzt. Dann wurde ein Borsilikat (85% SiO&sub2; und 15% B&sub2;O&sub3;) mit niedrigem Alkaligehalt (< 10 ppm) ungefähr 38 nm (380 Ä) dick über die gesamte obere Oberfläche durch thermische Bedampfung bei einer Rate von weniger als 0,1 nm/s (1 Ä/s) bei einer erhöhten Substrattemperatur von 250ºC abgeschieden. Unter Verwendung von Standard PL wurde wiederum Aluminium abgeschieden, um die Gate-Elektrode 20 (einschließlich dem Anschlußpunkt 26) abzuscheiden, und Kontaktfenster wurden in der Schicht 18 geöffnet, um Elektroden 24 und 25 freizulegen.
- Der InP-Metall-Isolator-Halbleiter (FET) MISFET (metall insulator semi-conductor FET) hat, wie in der Figur dargestellt die Gate- und Drain-Elektroden auf der oberen Oberfläch (d.h. auf der Schicht 14), während die Source- Elektrode auf der Bodenoberfläche (d.h. auf dem Körper 10) ist. Wenn eine positive Gate-Spannung relativ zur Source angelegt wird, wird ein leitfähiger Kanal entlang der Oberfläche der geneigten Seitenwand ausgebildet und Strom fließt vertikal vom Drain zur Source. Die Source-Elektrode kann leicht ohne Verwendung einer Anschlußleitung mit Masse verbunden werden, wodurch Source-Induktivitäten vermieden werden. Da nur zwei Elektroden auf der oberen Oberfläche vorhanden sind, können FETs mit großen Gate-Breiten für Leistungsanwendungen leicht ohne die mit Verbindungsüberkreuzungen verbundenen Probleme hergestellt werden. Weiterhin wird die Einrichtung auf einem n-Typ-Substrat hergestellt und kann mit anderen photonischen Einrichtungen integriert werden.
- Die Stromspannungskennlinie des InP-Anreichungstyp-MISFETs wurden für einen FET gemessen, bei welchem die Bauteilbreite ungefähr 90 um und die Gate-Länge ungefähr 2,8 um betrug. Die Gate-Länge ist definiert als die Dicke t des nicht implantierten Abschnittes der Schicht 12 (d.h. des Abschnittes zwischen den implantierten Schichten 14 und dem Körper 10) geteilt durch den Sinus des Winkels der geneigten Seitenwand 28. Die Bauteilbreite wird durch die Abmessungen der implantierten Schicht 14, gemessen parallel zur Achse der Furche, multipliziert mit 2 für zwei Kanäle, definiert. (Es ist zu beachten, daß, da die Figur einen Querschnitt darstellt, nur ein Teil der Bauteilbreite dargestellt ist.) Der Gate-Isolator war ungefähr 30 nm (300 Ä) dick (die "planare" oder horizontale Dicke der Schicht 18 multipliziert mit dem Cosinus des Winkels der geneigten Seitenwand 28). Die Transkonduktanz bzw. Steilheit war höher als 100 inS/mm bei +14 V Gate-Vorspannung mit einem Drain-Sättigungsstrom von 70 mA/mm. Der Drain-Sättigungsstrom IDS folgte der klassischen quadratischen Gleichung: IDS = ZµCi (VG - Vth)2/2L, wobei Z die Bauteilbreite, µ die effektive Beweglichkeit, Ci die Isolatorkapazität, L die Gate- Länge und Vth die Schwellspannung ist. Aus einer IDS über VG Darstellung wurden die effektive Kanalbeweglichkeit und die Schwellwertspannung jeweils zu 2300 cm²/Vs und 0,13 V berechnet.
Claims (9)
1. Vertikaler Feldeffekttransistor mit
einem leitfähigen Gruppe-III-V-Verbindungs-Körper (10) mit
nur einem Leitfähigkeitstyp und einem Paar von
Hauptoberflächen,
einer epitaxialen, halbisolierenden Gruppe-III-V-
Sperrschicht (12), die in einer der Hauptoberflächen
ausgebildet ist,
einer leitfähigen Gruppe-III-V-Verbindungs-Schicht (14),
die in der Sperrschicht auf der dem Körper (10) entfernten
Seite angeordnet ist, wobei die leitfähige Schicht nur
einen Leitfähigkeitstyp hat,
wobei die Sperrschicht (12) und die leitfähige Schicht
(14) eine Furche (16) haben, die sich durch diese zu dem
Körper erstreckt,
einer dielektrischen Schicht (18), die entlang wenigstens
einer Wand (28, 29) der Furche ausgebildet ist,
einer Gate-Elektrode (20), die auf der dielektrischen
Schicht und entlang einer Wand angeordnet ist, und
Source- und Drain-Elektroden (22, 24, 25), die auf dem
Transistor angeordnet sind, wobei eine der Source- oder
Drain-Elektroden (z.B. 22) auf der anderen Hauptoberfläche
des Körpers angeordnet ist und die andere (z.B. 24, 25)
auf der leitfähigen Schicht benachbart zur Gate-Elektrode
angeordnet ist.
2. Transistor nach Anspruch 1,
dadurch gekennzeichnet,
daß der Körper die Sperrschicht und die leitfähige Schicht
jede InP enthalten.
3. Transistor nach Anspruch 2,
dadurch gekennzeichnet,
daß die Sperrschicht Fe-dotiertes InP enthält.
4. Transistor nach Anspruch 1, 2 oder 3,
dadurch gekennzeichnet,
daß die leitfähige Schicht in einen Abschnitt der
Sperrschicht implantierte Ionen enthält.
5. Transistor nach Anspruch 4,
dadurch gekennzeichnet,
daß die Ionen Si umfassen.
6. Transistor nach Anspruch 4,
dadurch gekennzeichnet,
daß die dielektrische Schicht Borsilikatglas enthält.
7. Transistor nach einem der vorstehenden Ansprüche,
dadurch gekennzeichnet,
daß die dielektrische Schicht entlang wenigstens zweier
Wände der Furche angeordnet ist und die Gate-Elektrode auf
der dielektrischen Schicht und entlang der zwei Wände
angeordnet ist.
8. Transistor nach Anspruch 7,
dadurch gekennzeichnet,
daß die andere der Source- und Drain-Elektroden auf der
leitfähigen Schicht als separate Segmente, eines auf jeder
Seite der Gate-Elektrode, angeordnet ist.
9. Verfahren zur Herstellung eines vertikalen
Feldeffekttransistors mit den Schritten:
Bereitstellen eines leitfähigen Gruppe-III-V-Verbindungs--
Körpers (10) mit einem Leitfähigkeitstyp,
epitaxiales Aufwachsen einer halbisolierenden Gruppe-III-
V-Verbindungs-Sperrschicht auf einer Hauptoberfläche des
Körpers (10),
Ionenimplantieren einer leitfähigen Schicht (14) in einen
Oberflächenabschnitt der Sperrschicht auf deren von dem
Körper entfernten Seite,
Ausbilden einer Furche (16), die sich durch die leitfähige
und die Sperrschicht zu dem Körper erstreckt,
Ausbilden einer dielektrischen Schicht (18) auf wenigstens
einer Wand (28, 29) der Furche und
Ausbilden von Elektroden (20, 22, 24, 25) an dem
Transistor einschließlich einer Gate-Elektrode (20) auf
der dielektrischen Schicht, einer Source-Elektrode (22)
auf der anderen Hauptoberfläche des Körpers und einer
Drain-Elektrode (24, 25) auf der einen zur Gate-Elektrode
benachbarten Hauptoberfläche.
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