DE69113571T2

DE69113571T2 - MIS-Transistor mit Heteroübergang.

Info

Publication number: DE69113571T2
Application number: DE69113571T
Authority: DE
Inventors: Toru Koizumi; Hidemasa Mizutani; Masakazu Morishita
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-10-31
Filing date: 1991-10-30
Publication date: 1996-03-28
Anticipated expiration: 2011-10-31
Also published as: JPH053322A; DE69113571D1; US5475244A; CA2054498A1; EP0483824B1; CA2054498C; JP2947654B2; EP0483824A1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die Erfindung bezieht sich auf einen MIS-Transistor (Metalloxid-Isolator-Halbleiter-Transistor) mit MIS-Struktur, bei der auf der Oberflache eines Halbleiters ein Isolierfilm und eine Metallelektrode gebildet sind.

Verwandter Stand der Technik

In der letzten Zeit haben als schnelle Halbleitervorrichtungen MIS-Feldeffekttransistoren Aufmerksamkeit gefunden, die auf Dünnfilm-Isoliersubstraten gebildet sind. Die Struktur van solchen MIS-Halbleitervarrichtungen ist grundlegend die gleiche wie dienjenige eines auf einem Massivsubstrat gebildeten MIS-Feldeffekttransistors. Fig. 1A ist eine schematische Schnittansicht, die ein Beispiel für solche MIS-Feldeffekttransistoren zeigt. In Fig. 1A sind mit 151 ein Siliziumoxid-Untergrundfilm, mit 152 eine Halbleiterschicht, mit 153 ein Warmeoxidationsfilm, mit 154 ein Film aus polykristallinem Silizium, mit 156 eine Schwefelnitridglas-Schicht, mit 157 ein Zwischenschicht-Isolierfilm, mit 158 Anschlußelektroden und mit 159 ein Schutzfilm bezeichnet. Fig. 1B ist eine Darstellung, die das Energieband des in Fig. 1A dargestellten MIS-Feldeffekttransistors in Kanalrichtung bei thermischem Gleichgewicht zeigt, und Fig. 1C ist eine Darstellung, die das Energieband dieses Transistors bei dem Anlegen einer Drainspannung zeigt. In diesem MIS-Feldeffekttransistor sind die Sourcezone und die Drainzone mit Bor, Phosphor oder Arsen dotiert. Gemäß Fig. 1B ist der Energiebandabstand Eg&sub2; der Sourcezone und der Drainzone gleich dem Energiebandabstand Eg&sub1; der Kanalzone.
Da gemaß der vorstehenden Beschreibung der MIS-Feldeffekttransistor eine Kanalzone hat, die aus der auf dem Isoliersubstrat gebildeten Dunnfilm-Halbleiterschicht besteht, werden in der Kanalzone unbewegte Ladungsträger (Löcher im Falle des N-MOS-Transistors) gesammelt, die durch Stoßionisation an dem Drainrand erzeugt werden. Infolgedessen wird das Elektrodenpotential in der Kanalzone gesenkt, wodurch das Problem entsteht, daß eine Knickerscheinung auftritt und die Source-Drain-Spannungsfestigkeit verringert ist. Da nämlich der Energiebandabstand Eg&sub2; der Sourcezone und der Drainzone gleich dem Energiebandabstand Eg&sub1; der Kanalzone ist, wird an dem Drainrand Ladung konzentriert und es werden damit gemaß der Darstellung in Fig. 1C durch die Stoßionisation viele Paare von Elektronen 113 und Löchern 114 erzeugt. Obgleich die erzeugten Elektronen 113 zu der Drainelektrode 112 abgeleitet werden, fließen die Löcher 114 in die Kanalzone 115. In MOS-Transistoren mit einem Dünnfilm-Siliziumoxidsubstrat ist manchmal zum Erzielen des Dünnfilmeffektes für das Verbessern der Beweglichkeit oder dergleichen keine Elektrode für das Festlegen des Potentials des Substrates vorgesehen. In diesem Fall ist durch die Potentialschwelle das Abfließen der Löcher in die Sourcezone verhindert und die Löcher werden ohne Ableitung in der Kanalzone gesammelt, was gemäß Fig. 1C eine Senkung des Elektronenpotentials ergibt. Der stabile Zustand wird somit dadurch aufrechterhalten, daß zum teilweisen Ableiten der Löcher die Höhe der Potentialschwelle zwischen der Sourcezone und der Kanalzone auf einen Wert verringert wird, der kleiner als die Eigenhöhe ist. Dieser Zustand entspricht dem Zustand, bei dem an das Substrat eine positive Spannung angelegt wird, nämlich einem Zustand, bei dem bei einem N- MOS-Transistor der Schwellenspannungswert Vth in negativer Richtung versetzt wird. Dies wird im allgemeinen als "Substratschwebeeffekt" bezeichnet. Diese Erscheinung wird bedeutsam, wenn eine Drainspannung angelegt wird, und bewirkt den Fehler, daß gemäß der Darstellung in Fig. 2 der Drainstrom Id plötzlich ansteigt, wenn die Drainspannung Vd auf einem bestimmten Wert erhöht wird. Beispielsweise nimmt bei einem Feldeffekttransistor mit einer Gatelänge von 1 um der Drainstrom bei einer Drainspannung von ungefahr 5 V plötzlich zu. Selbst wenn zum Ausschalten dieses Fehlers eine Substratelektrode vorgesehen ist, ist zwar die Spannungsfestigkeit zwischen Source und Drain etwas erhöht, aber das vorstehend genannte Problem nicht gelöst, da die Halbleiterschicht sehr geringe Dicke und geringe Leistungsfahigkeit hinsichtlich der Löcherableitung hat.
Als Maßnahme zum Lösen dieses Problems wird eine LDD-Struktur (Struktur mit leicht dotiertem Drain) verwendet. Diese Struktur ist jedoch dazu ausgelegt, das elektrische Feld an dem Drainrand abzuschwächen, um das Erzeugen von Elektron- Loch-Paaren durch die Stoßionisation zu verhindern. Da die meisten gegenwärtigen Maßnahmen zum Lösen der Probleme dazu ausgelegt sind, das elektrische Feld an dem Drainrand abzuschwachen, wird mit den herkömmlichen Strukturen für das Abschwachen des elektrischen Feldes einschließlich der LDD- Struktur und dergleichen die Spannungsfestigkeit zwischen Source und Drain um ungefahr 2 V geringfügig erhöht.
In "IBM Technical Disclosure Bulletin" vom 04. September 1990 ist auf den Seiten 411 bis 413 eine weitere Vorrichtung nach dem Stand der Technik beschrieben, welche dem Oberbegriff der Patentansprüche 1 und 9 entspricht. Dieser Transistor nach dem Stand der Technik hat eine Sourcezone, die aus einem Material gebildet ist, welches einen kleineren Bandabstand als das die Kanalzone bildende Material hat.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Erfindung ist auf das Lösen des vorstehend genannten Problems gerichtet und es ist eine Aufgabe der Erfindung einen MIS-Feldeffekttransistor zu schaffen, der dazu geeignet ist, auf wirkungsvolle Weise die auf den vorstehend genannten Ursachen beruhende Erscheinung des Verhinderns der Löcherableitung zu steuern und eine ausreichende Source- Drain-Spannungsfestigkeit aufrechtzuerhalten.
Eine andere Aufgabe der Erfindung ist es, einen MIS-Transistor zu schaffen, der dazu geeignet ist, eine Kurvenknickerscheinung auszuschalten und die Source-Drain-Spannungsfestigkeit zu verbessern, und der mit hoher Geschwindigkeit bei ausreichend niedrigem Dunkelstrom betrieben werden kann.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1a ist eine schematische Schnittansicht eines herkömmlichen MIS-Feldeffekttransistors.
Fig. 1B ist eine Darstellung, die das Energieband des gleichen Transistors in Kanalrichtung bei thermischem Gleichgewicht zeigt.
Fig. 1C ist eine Darstellung, die das Energieband des gleichen Transistors bei dem Anlegen einer Drainspannung an diesen zeigt.
Fig. 2 ist eine Darstellung der Kennlinien des in Fig. 1 dargestellten Transistors.
Fig. 3A bis 3C sind jeweils Darstellungen für das Erläutern der Querschnittsstruktur eines bekannten Dünnfilm-SOI-MIS- Transistors mit Heteroübergängen, des Energiebandes und des Energiebandes zwischen der Sourcezone und der Kanalzone.
Fig. 4 ist eine Schnittansicht, welche die Struktur eines SOI-MIS-Transistors mit Heteroübergängen veranschaulicht
Fig. 5A und 5B sind graphische Darstellungen, die für einen Dünnfilm-SOI-MIS-Transistor jeweils die Abhängigkeit der Ansteuerungskraft (Gm) von der Gatelänge (L) und dessen Id- Vg-Kennlinie zeigen.
Fig. 6 ist eine Darstellung des Energiebandes eines Dünnfilm-SOI-Transistors, in welchem ein Heteroübergang ausreichend von dem Verarmungsrand des Source/Kanal-Ubergangs beabstandet ist.
Fig. 7 ist eine graphische Darstellung, die einen Zusammenhang zwischen dem Minoritätsträger-Injektionsstrom J und der idealen Elektrode W zeigt.
Fig. 8 ist eine graphische Darstellung, die den Zusammenhang zwischen der Source-Drain-Spannungsfestigkeit und dem Abstand zwischen dem Verarmungsrand eines PN-Übergangs und einem Heteroübergang zeigt, wobei der Abstand durch die Diffusionslänge Ld bestimmt ist (und die Dicke einer Si- Schicht 100 nm beträgt).
Fig. 9 ist eine graphische Darstellung, die den Zusammenhang zwischen der Fremdstoffkonzentration N und der Diffusionslänge Ld sowie der Lebensdauer T zeigt.
Fig. 10A ist eine Schnittansicht, die die Struktur eines erfindungsgemäßen Transistors zeigt, und Fig. 10B ist eine Darstellung des Energiebandes desselben.
Fig. 11 ist eine Darstellung, die den Zusammenhang zwischen einem Mischkristallanteil x und der Beweglichkeit u in einem Mischkristall SixGe1-x zeigt.
Fig. 12A ist eine Schnittansicht, die die Struktur eines erfindungsgemäßen Dünnfilm-SOI-MIS-Transistors zeigt, und Fig. 128 ist eine Darstellung des Energiebandes desselben.
Fig. 13 ist eine Darstellung zum Erläutern des Bnergiebandes eines erfindungsgemäßen Dünnfilm-SOI-Transistors.
Fig. 14A bis 14E sind Schnittansichten zum Erläutern des Prozesses für die Herstellung eines Transistors gemäß einem zweiten Ausführungsbeispiel und Fig. 14F eine Darstellung des Energiebandes desselben.
Fig. 15A und 15B sind Darstellungen, die für einen Transistor gemäß dem zweiten Ausführungsbeispiel jeweils die Id- Vd-Kennlinien bzw. die log(Id)-Vg-Kennlinien desselben zeigen.
Fig. 16A bis 16E sind Schnittansichten für den Prozeß zum Herstellen eines Transistors gemäß einem vierten Ausführungsbeispiel.
Fig. 17A bis 17G sind schematische Schnittansichten zum Erläutern des Prozesses zum Herstellen eines Transistors gemäß einem fünften Ausführungsbeispiel.
Fig. 18A und 18B sind Darstellungen für das jeweilige Erläutern der Id-Vg-Kennlinie bzw. der 1/Gm²-L-Kennlinie des Transistors gemäß dem fünften Ausführungsbeispiel.
Fig. 19A bis 19G sind schematische Schnittansichten zum Erläutern des Prozesses zum Herstellen eines Transistors gemäß einem sechsten Ausführungsbeispiel.
Fig. 20A bis 20H sind schematische Schnittansichten zum Erläutern des Prozesses zum Herstellen eines Transistors gemäß einem siebenten Ausführungsbeispiel.
Fig. 21A und 21B sind jeweils eine Schnittansicht, die die Struktur eines Dünnfilm-SOI-MIS-Transistors gemäß einem Ausführungsbeispiel der Erfindung zeigt, bzw. eine Darstellung des Energiebandes desselben.
Fig. 22A bis 22G sind schematische Schnittansichten für das Erläutern des Prozesses zum Herstellen eines Transistors gemäß einem achten Ausführungsbeispiels.
Fig. 23A bis 23D sind Darstellungen für das jeweilige Erläutern der Id-Vg-Kennlinien, der Abhängigkeit der Ansteuerungskraft von der Gatelänge, der Id-Vd-Kennlinien und des Zusammenhangs zwischen dem Kontaktabstand und der Source- Drain-Spannungsfestigkeit.
Fig. 24A bis 24H sind schematische Schnittansichten zum Erläutern des Prozesses zum Herstellen eines Transistors gemäß einem neunten Ausführungsbeispiel.
Fig. 25A bis 25G sind schematische Schnittansichten zum Erläutern des Prozesses zum Herstellen eines Transistors gemäß einem zehnten Beispiel.
Fig. 26A ist eine schematische Schnittansicht eines MIS- Feldeffekttransistors gemäß einem ersten Ausführungsbeispiel der Erfindung.
Fig. 26B ist eine Darstellung des Energiebandes dieses MIS- Feldeffekttransistors in Kanalrichtung bei thermischem Gleichgewicht.
Fig. 26C ist eine Darstellung des Energiebandes dieses Transistors bei dem Anlegen einer Drainspannung.
Fig. 26D ist eine Darstellung zum Erläutern des Zusammenhangs zwischen der Kanalzone und der Sourcezone hinsichtlich des Energiebandabstandes.
Fig. 27A bis 27C sind Darstellungen zum Erläutern des Prozesses zum Erzeugen des in Fig. 26 dargestellten Transistors.
Fig. 28 ist eine Darstellung der Kennlinien des in Fig. 26 dargestellten Transistors.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFUHRUNGSBEISPIELE

Die Erfinder haben die Mechanismen für das Entstehen der vorangehend genannten Fehler bei einem MIS-Feldeffekttransistor untersucht. Als Ergebnis haben die Erfinder ermittelt, daß die Potentialschwelle für die Bewegung von Löchern zwischen der Sourcezone und der Kanalzone dadurch gesenkt werden kann, daß für die Sourcezone und die Kanalzone Materialien mit unterschiedlichen Bandabständen benutzt werden. Diese Erkenntnis führt zu der erfindungsgemäßen Ausführung.
Zum Lösen der Aufgaben ergibt die Erfindung einen MIS-Feldeffekttransistor, der eine Halbleiterschicht eines ersten Leitungstyps mit einer Kanalzone, eine Fremdstoff zone eines zweiten Leitungstyps, die eine Sourcezone und eine Drainzone bilden, die einander gegenüberliegen und zwischen denen die Kanalzone liegt, und eine an der Kanalzone unter Zwischenfügung eines Gateisolierfilms gebildete Gateelektrode aufweist, wobei die Kanalzone und die Sourcezone jeweils Halbleiter mit voneinander verschiedenen Energiebandabständen enthalten.
Zum Lösen der Aufgabe ist die Erfindung durch folgendes gekennzeichnet:
(1) Der PN-Übergang zwischen der Sourcezone und der Kanalzone ist ein Homogenübergang und außerhalb des Verarmungsschichtbereiches des PN-Übergangs und innerhalb der Diffusionslänge Ld von dem Verarmungsschichtbereich-Rand weg ist ein Heteroübergang gebildet.
(2) Der Heteroübergang besteht aus dem gleichen ersten Halbleitermaterial wie die Kanalzone und aus dem zweiten Halbleitermaterial, welches die Sourcezone bildet, und der Energiebandabstand des zweiten Halbleitermaterials ist schmäler als derjenige des ersten Halbleitermaterials.
Das Merkmal (1) umfaßt die folgenden vorzugsweisen Formen:
(1)-1 ... Ein Heteroübergang ist von einem Source-Kanal-PN- Übergang beabstandet und liegt in der Sourcezone.
(1)-2 ... Der Abstand zwischen einem Heteroübergang und einem PN-Übergang ist gleich der Diffusionslänge Ld (da der Verarmungsschichtrand im wesentlichen als der PN-Übergang anzusehen ist, weil die Breite der Verarmungsschicht in einem Bereich hoher Fremdstoffkonzentration wie der Sourcezone, der Drainzone oder dergleichen im wesentlichen vernachlässigt werden kann).
Bei einer anderen vorzugsweisen Form der Erfindung weist ein Dünnfilm-MIS-Transistor eine Kanalzone, die auf einem isolierenden Substrat gebildet ist und einen Halbleiter eines ersten Leitungstyps enthält, eine Sourcezone und eine Drainzone, die mit der Kanalzone dazwischen gebildet sind und einen Halbleiter eines zweiten Leitungstyps enthalten, und eine Gateelektrode auf, welche auf der Hauptfläche der Kanalzone unter Zwischenfügung eines Isolierfilmes gebildet ist, wobei zumindest die Sourcezone einen Heteroübergang und als Halbleiter des zweiten Leitungstyps einen SixGe1-x- Mischkristallbereich aus Silizium mit einem Mischkristallanteil x und aus Germanium enthält und die Kanalzone als Halbleiter des zweiten Leitungstyps einen SiyGe1-y-Mischkristallbereich aus Silizium mit einem Mischkristallanteil y und aus Germanium enthält, wobei die Mischkristallanteile x und y den Bedingungen x < y und x ≤ 0,12 genügen.
Es ist ferner vorteilhaft, daß ein Heteroübergang nicht in der Verarmungsschicht enthalten ist, die in einem PN-Übergangsbereich gebildet ist, und innerhalb der Diffusionslänge Ld von dem Verarmungsrand des PN-Übergangs weg vorgesehen ist.
Bei einer weiteren vorzugsweisen Form der Erfindung ist außerhalb des Verarmungsschichtbereichs des PN-Übergangs zwischen der Sourcezone und der Kanalzone und innerhalb der Diffusionszone Ld von dem Verarmungsrand seitens der Sourcezone weg eine Metallelektrode vorgesehen, die sich bis zu dem isolierenden Untergrundsubstrat erstreckt. Das heißt, die Erfindung ergibt einen MIS-Transistor, der eine verbesserte Widerstandsfähigkeit gegenüber der Kurvenknickerscheinung sowie eine erhöhte Source-Drain-Spannungsfestigkeit hat, eine Sourcezone und eine Drainzone mit ausreichend geringem parasitären Widerstand aufweist und mit hoher Geschwindigkeit betrieben werden kann.
Gemäß der vorangehenden Beschreibung bestehen Forderungen hinsichtlich der Steigerung der Arbeitsgeschwindigkeit wie die der Schaltgeschwindigkeit einer Halbleitervorrichtung und des Integrationsgrades derselben. Die Mikro-Miniaturisierung der Vorrichtung fördert die Steigerung der Arbeitsgeschwindigkeit und des Integrationsgrades und erreicht die Submikron-Größenordnung. Die Mikro-Miniaturisierung ist jedoch durch ein Problem hinsichtlich des Kurzkanaleffektes oder dergleichen eingeschränkt.
Als Transistor mit Kurzkanalwiderstand für das Verhindern des Kurzkanaleffektes wird der Dünnfilm-SOI-Transistor untersucht. Da der Dünnfilm-SOI-Transistor die Wirkung zum Verhindern des Kurzkanaleffektes und die Wirkungen zum Verbessern der Beweglichkeit an der Grenze zwischen dem Gate und dem Isolierfilm durch Abschwächen des vertikalen elektrischen Feldes, zum Verringern der Übergangskapazität zwischen der Sourcezone und der Drainzone und zum Verringern des Dunkelstromes hat, erlaubt der SOI-Transistor eine weitere Erhöhung der Arbeitsgeschwindigkeit und der Qualität.
Das dünnere Gestalten des Transistors fördert jedoch die Kurvenknickerscheinung durch unbewegliche Ladungsträger (Löcher im Falle eines N-MOS-Transistors) der durch Stoßionisation an dem Drainrand erzeugten Elektron-Loch-Paare sowie die Verschlechterung hinsichtlich der Source-Drain- Spannungsfestigkeit. Dies stellt ein kritisches Problem des Dünnfilm-SOI-Transistors dar.
Dem gegenüber tritt dieses Problem nicht bei dem MIS-Transistor auf, der Heteroübergänge enthält, und dessen Source- und Drainzonen aus einem Halbleitermaterial mit einem Energiebandabstand bestehen, der schmäler ist als derjenige eines Halbleitermaterials für die Kanalzone.
Fig. 3A zeigt schematisch die Querschnittsstruktur von Dünnfilm-SOI-MIS-Transistoren gemäß einem Beispiel, die Heteroübergänge enthalten und Fig. 38 und 3C zeigen das Energieband desselben. Die Fig. 3C ist eine vergrößerte Teilansicht zur Erläuterung des in Fig. 38 dargestellten Energiebandes.
In Fig. 3A sind mit 309-2 eine Untergrundisolierschicht (SiO&sub2;), mit 309-3 eine aktive Halbleiterschicht (Si), mit 309-4 eine Gateisolierschicht, mit 309-6 eine Kanalzone aus einem ersten Halbleitermaterial, mit 309-8 eine Sourcezone und eine Drainzone aus einem zweiten Halbleitermaterial und mit 309-5 eine Gateelektrode bezeichnet.
Gemäß der Darstellung in Fig. 3A bis 3C ist die Energieschwelle für nicht transportierende Ladungsträger ohne Verändern der Energieschwelle für transportierende Ladungsträger gesenkt, so daß der PN-Übergang (Heteroübergang) zwischen der Sourcezone und der Kanalzone das Abfließen der nicht transportierenden Ladungsträger in die Sourcezone erleichtert.
Infolgedessen werden keine nicht transportierenden Ladungsträger in der Kanalzone gesammelt, wodurch die Kurvenknickerscheinung ausgeschaltet und die Source-Drain-Spannungsfestigkeit erhöht wird.
Bei einem typischen Beispiel für solche Transistoren wird als Halbleitermaterial für die Kanalzone Silizium (Si) verwendet und als Material für die Sourcezone wird ein Mischkristall (SixGe1-x) verwendet, der Silizium und Germanium enthält.
Die Fig. 4 ist eine schematische Schnittansicht, die die Struktur eine solchen Dünnfilm-SOI-MIS-Feldeffekttransistors zeigt, der Heteroübergänge enthält.
In der Figur sind mit 409-2 ein Untergrund-Isolierfilm (SiO&sub2;), mit 409-3 eine aktive Halbleiterschicht (Si), welche eine Kanalzone bildet, mit 409-4 eine Gateisolierschicht, mit 409-5 eine Gateelektrode, mit 409-6 ein Siliziumnitrid-Maskenfilm, mit 409-8 eine Sourcezone und eine Drainzone aus Silizium (Si), mit 409-9 ein Film (Abstandshalter) aus polykristallinem Siliziumoxid, mit 409-10 eine Sourcezone und eine Drainzone aus SixGe1-x, mit 409-11 ein Zwischenschichtisolierfilm (PSG), mit 409-12 Aluminiumoxid und mit 409-13 ein Schutzfilm (PSG) bezeichnet.
Das Silizium Si der Source- und Drainzone 409-8 und der Mischkristall-SixGe1-x der Source- und Drainzone 409-10 bilden Heteroübergänge.
Der Mischkristallanteil x des Mischkristalls SixGe1-x beträgt ungefähr 0,8, was dazu ausreichend ist, die Widerstandsfähigkeit gegenüber der Kurvenknickerscheinung sowie die Source-Drain-Spannungsfestigkeit zu verbessern.
Wenn die aktive Halbleiterschicht (Si), welche die Kanalzone 409-3 bildet, als Mischkristall (SiyGe1-y) mit einem Mischkristallanteil y von 1 angesehen wird, ist die Beziehung x < y eingehalten, da der Wert von x ungefähr 0,8 beträgt.
Gemäß der vorstehenden Beschreibung sind jedoch in dem die Heteroübergänge enthaltenden MIS-Transistor die PN-Übergänge zwischen der Sourcezone und der Kanalzone Heteroübergänge zwischen dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial.
Da derartige Heteroübergang-Grenzflächen im Vergleich zu Homogenübergängen viele Defekte haben, wird dann, wenn die PN-Übergangszonen zwischen der Sourcezone und der Kanalzone Heteroübergangszonen sind oder wenn die Heteroübergangszonen in den Verarmungsschichten der PN-Übergangszonen enthalten sind, ein Strom durch die Defekte erzeugt, welche als Entstehungsquellen oder als Pfade (beispielsweise für Sprungstrom) wirken. Dies verursacht manchmal das Problem, daß der Dunkelstrom des MIS-Transistors erhöht ist.
Außerdem entsteht bei einem Dünnfilm-SOI-Transistor manchmal das Problem, daß durch das Verdünnen der Halbleiterschicht und die Submikron-Miniaturisierung des Gate die parasitäre Widerstandskomponente der Sourcezone und der Drainzone im Vergleich zu dem Einschaltwiderstand bedeutsam werden, wodurch die Ansteuerungskraft des Transistors verschlechtert wird.
Da ferner in dem vorstehend beschriebenen MIS-Transistor, der die Si:SixGe1-x-Heteroübergänge enthält, die Ladungsträgerbeweglichkeit in dem SixGe1-x verringert ist, entsteht manchmal infolge des hohen parasitären Widerstandes der Sourcezone und der Drainzone ein Problem.
Das heißt, da der Widerstand durch das Verdünnen der Halbleiterschicht und das Bilden der Sourcezone und der Drainzone aus einem Mischkristall beträchtlich erhöht ist und durch eine Verringerung der Kanallänge der MIS-Vorrichtung die parasitäre Widerstandskomponente der Sourcezone und der Drainzone relativ wesentlich vergrößert ist, ist der parasitäre Widerstand im wesentlichen gleich oder höher als der Einschaltwiderstand des Kanals. Dies verursacht manchmal das Problem, daß die Ansteuerungskraft (Steilheit) Gm auf ungefähr die Hälfte der ursprünglichen Kraft verschlechtert wird.
Die Fig. 5A zeigt den Zusammenhang zwischen der Ansteuerungskraft Gm (Steilheit) und der Gatelänge L, der durch Extrapolation mit einem MIS-Transistor 507-1 aus Si und einem MIS-Transistor 507-2 erhalten wird, welcher Heteroübergänge Si:Si0,8Ge0,2 mit dem Mischkristallanteil x von 0,8 enthält. Da gemäß der Darstellung in der Figur die Ansteuerungskraft Gm (Steilheit) nur von dem Einschaltwiderstand eines Transistors abhängt, weil der parasitäre Widerstand an sich vernachlässigbar ist, ist die Abhängigkeit von der Gate-Länge (L) durch eine gerade Linie (Ideallinie) dargestellt, welche durch den in der Figur dargestellten Ursprung verläuft. Für die beiden vorstehend genannten MIS- Transistoren 507-1 und 507-2 weicht jedoch die Abhängigkeit von der Gatelänge (L) infolge der Verschlechterung hinsichtlich der Ansteuerungskraft Gm beträchtlich von der Ideallinie ab. Das heißt, die beiden Transistoren 507-1 und 507-2 zeigen hinsichtlich der Ansteuerungskraft Gm eine Verschlechterung, die auf eine durch eine Verringerung der Kanallänge verursachte relative Erhöhung der parasitären Widerstandskomponente zurückzuführen ist. Dies zeigt, daß die hervorragenden Eigenschaften eines die Heteroübergänge enthaltenden MIS-Transistors sich im Hinblick auf gewisse Eigenschaften manchmal als unzureichend erweisen.
Die Fig. 58 zeigt die Id-Vg-Kennlinie des Triodenbereichs eines mit Si gebildeten Transistors. Gemäß der Figur ist die Linearität durch eine Erhöhung der parasitären Widerstandskomponente der Sourcezone und der Drainzone bei größerem Wert Vg beträchtlich verschlechtert.
Diese relative Erhöhung des parasitären Widerstands der Sourcezone und der Drainzone, die durch eine Verringerung der Kanallänge verursacht wird, stellt auch bei einem Massiv-Siliziumtransistor ein Problem dar. Bei einem auf einem Dünnfilm-SOI-Substrat gebildeten MIS-Transistor entsteht jedoch manchmal ein Problem aus folgenden Gründen:
(1) Wenn die Dicke der Halbleiterschicht 50 nm oder weniger beträgt, ist es schwierig, in die Schicht durch Ionenimplantation Fremdstoffatome in hoher Konzentration zu injizieren.
(2) Da der Untergrund aus einem amorphen isolierenden Substrat besteht, ist es schwierig, wieder die Kristallbildung zu erhalten, die durch die Ionenimplantation in die Sourcezone und die Drainzone verloren geht.
Das heißt, wenn versucht wird, die Eigenschaften der Sourcezone und der Drainzone eines SOI-MIS-Transistors weiter zu verbessern, entstehen weitere zu lösende Probleme.
Gemäß der vorstehenden Beschreibung besteht bei einem MIS- Transistor mit Heteroübergängen die Tendenz, daß dann, wenn der PN-Übergang zwischen der Sourcezone und der Kanalzone in dem gleichen Bereich wie der Heteroübergang gelegt ist, der Dunkelstrom des PN-Übergangs dadurch erhöht ist, daß in der Heteroübergangsfläche viele Deffekte vorhanden sind, die als Rekombinationszentren wirken.
Wenn das Problem hinsichtlich des Dunkelstroms außer acht gelassen wird und der Heteroübergang der PN-Ubergang zwischen der Sourcezone und der Kanalzone ist, ist infolge der niedrigsten Energieschwelle zwischen der Source und dem Kanal die Source-Drain-Spannungsfestigkeit am wirkungsvollsten erhöht.
Wenn andererseits gemäß der Darstellung des Energiebandes in Fig. 6 eine Heteroübergangsfäche auf einfache Weise von einer PN-Übergangsfläche beabstandet wird, ist die Fähigkeit zum Ableiten von nicht transportierenden Ladungsträgern die gleiche wie diejenige eines Dünnfilm-SOI-MIS-Transistors mit einem homogenen Übergang. Somit wird der Heteroübergang bedeutungslos und die Source-Drain-Spannungsfestigkeit ist die gleiche wie diejenige eines herkömmlichen Dünnfilm-SOI-MIS-Transistors.
Wenn jedoch der PN-Übergang zwischen der Source und dem Kanal von einem Heteroübergang beabstandet ist und der "Abstand zwischen dem Heteroübergang und dem PN-Ubergang (Verarmungsrand) zwischen dem Source und dem Kanal" kleiner als die Diffusionslänge Ld ist, wird die Source-Drain-Spannungsfestigkeit wirkungsvoll erhöht (siehe Fig. 13).
Der Vorwärtsstrom J an dem PN-Übergang durch Injektion der Minoritätsträger (der Löcher bei einem n-Halbleiter bzw. der Elektronen bei einem p-Halbleiter) ist allgemein ein Diffusionsstrom und durch die folgende Gleichung ausgedrückt:
J = (qD/Ld)no(exp[θV] - 1) coth(W/Ld) ...(a)
no: Minoritätsträgerkonzentration bei thermischem Gleichgewicht
V : angelegte Spannung
Ld: Diffusionslänge
W : Abstand von Verarmungsrand zur Elektrode
D : Diffusionskonstante
q : Elementarladungsgröße
θ : q/kT
In diesem Fall erfüllt die Position W die Grenzbedingung n(W)= no.
Der in die Sourcezone eines Dünnfilm-SOI-Transistors injizierte Minoritätsträgerstrom (Löcherstrom bei N-MOS-Transistoren) ist gleichfalls durch dieselbe Gleichung wie die Gleichung (a) auszudrücken.
Betrachtet man beispielsweise einen NMOS-Dünnfilm-SOI-Transistor, so ist es zum Verbessern der Widerstandsfähigkeit gegenüber der Kurvenknickerscheinung sowie zum Verbessern der Source-Drain-Spannungsfestigkeit erforderlich, die Injektion von Löchern in die Source aus dem Kanal ohne Verändern der Menge in die Kanalzone injizierter Elektronen zu verstärken.
Die Fig. 7 zeigt die Abhängigkeit des Injektionsstroms J von der Elektrodenposition W in dem Fall, daß no (exp(θv) -1) als Konstante angesehen wird und die Diffusionslänge Ld gleich 10 ist (als Relativwert ohne irgendeine Einheitsangabe für die allgemeine Betrachtung).
Gemäß der Figur steigt von einer Kurvenwendung bei W = 10 weg der Injektionsstrom steil an.
Daher wird in der Sourcezone in einem Bereich, der der Grenzbedingung n(W) = no genügt, ein Halbleitermaterial mit einem Energiebandabstand verwendet, der schmäler als derjenige des Halbleitermaterials in der Kanalzone ist, und die Stelle W des Heteroübergangs wird innerhalb der Diffusionslänge Ld von dem Verarmungsrand des Source-Kanal-Übergangsbereichs weg angesetzt, wodurch die vorstehend genannten Probleme gelöst werden (siehe Fig. 13).
Die Fig. 8 ist eine Darstellung des Zusammenhangs zwischen "Abstand zwischen Heteroübergang und Source-Kanal-Übergang" und "Source-Drain-Spannungsfestigkeit".
Gemäß der Darstellung in der Figur ist die Spannungsfestigkeit erhöht, wenn der Abstand kleiner als die Diffusionslänge Ld ist.
Das heißt, innerhalb der Diffusionslänge Ld wird ohne Behinderung des Fließens der transportierenden Ladungsträger (Elektronen bei einem NMOS-Transistor) ein Bereich (das zweite Halbleitermaterial) mit hoher Rekombinationsgeschwindigkeit gebildet, wodurch die Fähigkeit zum Ableiten von nicht transportierenden Ladungsträgern aus der Kanalzone verbessert wird.
Die Fig. 9 ist eine graphische Darstellung, die die Zusammenhänge zwischen der Fremdstoffkonzentration N und der Diffusionslänge Ld bzw. der Lebensdauer τ zeigt. Wie aus der Darstellung zu ersehen ist, beträgt die Diffusionslänge der Sourcezone und der Drainzone ungefähr 1 um, da die Fremdstoffkonzentration der Sourcezone und der Drainzone im allgemeinen ungefähr 10¹&sup9; bis 10²&sup0; beträgt.
Nachstehend wird der vorangehend beschriebene Heteroubergang erläutert. Beispielsweise kann im Falle eines Si-Ge-Halbleiters als erstes Halbleitermaterial Si und als zweites Halbleitermaterial SiGe verwendet werden, welches einen kleineren Energiebandabstand hat als Si.
Es ist vorteilhaft den Energiebandabstand derart zu verringern, daß das Verhältnis Ge/Si zumindest 1% beträgt.
Solches Material ist nicht auf die Si-Ge-Ausführung beschränkt und es kann bei einer GaAsSb-Ausführung als erstes Halbleitermaterial GaAS1-xSbx und ein Verbindungshalbleiter GaAS1-ySby (bei x < y) verwendet werden. Es können auch andersartige Halbleiter wie ein InPAs-Halbleiter verwendet werden.
Wenn in diesem Fall beispielsweise der Leitungstyp der Sourcezone N ist, hat das Energieband des zweiten Halbleitermaterials vorzugsweise ein Leitungsband mit einer Energiekante, die im wesentlichen gleich derjenigen des ersten Halbleitermaterials ist, und ein Valenzband mit einer Energiekante (Elektronenenergie), die höher als diejenige des ersten Halbleitermaterials ist. Dadurch können die in der Kanalzone gesammelten Löcher abgeleitet werden, ohne das Fließen der Elektronen in der Sourcezone zu behindern.
Außerdem enthält in einem SOI-MIS-Transistor, in dem als Halbleitermaterial ein SiGe-Material verwendet wird, in der Sourcezone und der Drainzone zumindest der Sourcebereich einen Heteroübergang SiyGe1-y:SixGe1-x (der in Fig. 10 mit 1001-8:1001-10 dargestellt ist, wobei mit 1001-8 als Beispiel Silizium Si mit einem Mischkristallanteil y von 1 gezeigt ist) und die Kanalzone wird gleichfalls aus SiyGe1-y mit einem anderen Mischkristallanteil y gebildet, wobei der Mischkristallanteil y der Kanalzone größer als der Mischkristallanteil x der Sourcezone ist und der Mischkristallanteil x des Mischkristalls SixGe1-x in der Sourcezone und der Drainzone 0,12 oder weniger beträgt. Dies ermöglicht das Bilden eines schnellen Dünnfilm-SOI-MIS-Transistors mit den folgenden Eigenschaften:
1) Die Sourcezone und die Drainzone haben niedrigen Widerstand.
2) Durch den parasitären Widerstand der Sourcezone und der Drainzone ist die Ansteuerungskraft (Steilheit) Gm nicht verschlechtert.
Erfindungsgemäß beträgt der Mischkristallanteil x des Mischkristalls SixGe1-x zumindest in dem Sourcebereich 0,12 oder weniger, so daß die Sourcezone und die Drainzone niedrigen Widerstand haben. Die Gründe hierfür werden nachfolgend erläutert.
Die Beweglichkeit u eines Mischkristalls wird durch die folgende Gleichung ausgedrückt:
(u)&supmin;¹ = ([ui)&supmin;¹ + (ua)&supmin;¹ + (ul)&supmin;¹
ui: Beweglichkeit aufgrund von Fremdstoffdiffusion
ua: Beweglichkeit aufgrund der Legierung
ul: Beweglichkeit aufgrund von Gitterdiffusion
Wenn der Mischkristallanteil x nahe an Null oder an 1 liegt, ist die Beweglichkeit u durch die Gitterdiffusion bestimmt und hat einen Wert nahe an ul (Ge oder Si). Wenn der Mischkristallanteil ungefähr 0,5 beträgt, ist die Beweglichkeit vorherrschend durch die Legierungs-Beweglichkeit ua bestimmt. Der Wert von ua ist mit 300 bis 400 cm²/Vs niedrig.
Die Figur 11 ist eine graphische Darstellung des Zusammenhangs zwischen der Beweglichkeit u und dem Mischkristallanteil x. In einem herkömmlichen MIS-Transistor mit SixGe1-x ist bei x = 0,2 die Beweglichkeit u mit ungefähr 400 cm²/Vs niedrig.
Wie aus der graphischen Darstellung zu ersehen ist, übersteigt die Beweglichkeit u von SixGe1-x diejenige von Silizium (Si) (bei einem Punkt A für x = 1,0 in der Darstellung), wenn der Mischkristallanteil x 0,12 oder weniger beträgt. Somit ermöglicht die Nutzung des Bereichs mit einem Mischkristallanteil x von 0,12 oder weniger eine Verringerung des Widerstandes der Sourcezone und der Drainzone. Da außerdem mit einer Erhöhung des Ge-Anteils der Schmelzpunkt gesenkt wird, ist dieser Bereich im Hinblick auf ein Beheben der durch Ionenimplantation hervorgerufenen Schäden nutzvoll.
Der MIS-Transistor hat eine Struktur, bei der der Abstand zwischen der Heteroübergangsfläche zumindest des Sourcebereiches in der Sourcezone und der Drainzone und dem PN- Übergangsbereich zwischen Source und Kanal an dem Verarmungsrand seitens der Source innerhalb der Diffusionlänge Ld der nicht transportierenden bzw. unbewegten Ladungsträger liegt, so daß die Ansammlung von nicht transportierenden Ladungsträgern verringert werden kann und die Spannungsfestigkeit zwischen Source und Drain weiter erhöht werden kann (auf 20V oder darüber).
Wenn die Widerstandsfähigkeit gegenüber der Kurvenknickerscheinung und die Source-Drain-Spannungsfestigkeit des MIS- Transistors mit dem Sourcebereich aus dem Mischkristall SixGe1-x mit einem Mischkristallanteil x von 0,12 oder weniger weiter verbessert werden, ist es beispielsweise im Falle eines NMOS-Dünnfilm-SOI-Transistors erforderlich, allein das Einleiten von Löchern aus dem Kanal in die Source zu verstärken.
Gemäß Fig. 7, die die Abhängigkeit des Injektionsstroms J von der Elektrodenposition (Heteroübergangsposition) W bei der Diffusionslänge Ld von 10 veranschaulicht, steigt der Injektionsstrom J von einem Kurvenknick bei W = 10 weg steil an (wobei W für die allgemeine Betrachtung als relativer Wert ohne irgendeine Einheitsangabe anzusehen ist). Es ist daher vorteilhaft, in dem Sourcebereich eines einen Heteroübergang enthaltenden Dünnfilmes als ein Bereich, der der Grenzbedingung n(W) = no genügt, ein (in Fig. 10 mit 1001-10 bezeichnetes) Halbleitermaterial SixGe1-x mit einem Energiebandabstand vorzusehen, der kleiner als derjenige des den Kanalbereich bildenden Halbleitermaterials Si ist, und die Heteroübergangsposition W innerhalb der Diffusionslänge Ld von dem Verarmungsrand des Source-Kanal-übergangs weg anzusetzen.
In dem Dünnfilm-SOI-MIS-Transistor wird beispielsweise im Falle eines N-MOS-Transistors die Kurvenknickerscheinung oder die Verschlechterung der Source-Drain-Spannungsfestigkeit durch eine Anhebung des Substratpotentials hervorgerufen, welche durch das Ansammeln der als nicht transportierende Ladungsträger wirkenden Löcher aus den an dem Drainrand durch die Stoßionisation erzeugten Elektron-Loch-Paaren in der Kanalzone verursacht wird. Das heißt, eine Anhebung des Substratpotentials senkt die Potentialschwelle zwischen der Source und dem Kanal und verursacht somit das Fließen einer großen Strommenge aus der Source in den Drain. Es ist daher zweckdienlich, das wirkungsvolle Fließen der Löcher in die Sourceelektrode ohne Senkung der Potentialschwelle, nämlich unter Beibehaltung der guten Funktion des MOS-Transistors herbeizuführen. Betrachtet man beispielsweise einen NMOS-Dünnfilm-SOI-Transistor, so ist es daher gemäß der vorstehenden Beschreibung zum Verbessern der Widerstandsfähigkeit gegenüber der Kurvenknickerscheinung und zum Verbessern der Source-Drain-Spannungsfestigkeit erforderlich, für die gute Funktionfähigkeit MOS-Transistors nur das Einleiten der Löcher aus dem Kanal in die Source zu verstärken, ohne die Menge an in die Kanalzone eingeleiteten Elektronen zu verändern.
Es ist daher offensichtlich möglich, durch das Anbringen einer Metallelektrode nahe an der PN-Übergangsfläche die Lebensdauer der Löcher in der Sourcezone zu verringern und die Rekombinationsgeschwindigkeit zu erhöhen.
Aufgrund dieser Überlegung wird innerhalb der Diffusionslänge Ld von dem Verarmungsrand des Source-Kanal-Übergangs weg der Bereich, der die Grenzbedingung n(W) = no, namlich die als Source wirkende Metallelektrode W angebracht, so daß die Löcher wirkungsvoll zu der Sourceelektrode abgeleitet werden können, ohne die Potentialschwelle zu verändern.
Die Fig. 23D ist eine Darstellung, die die Beziehung des Abstandes zwischen der Source-Metallelektrode und dem Source-Kanal-PN-Übergang zu der Source-Drain-Spannungsfestigkeit veranschaulicht, wie es nachstehend ausführlich beschrieben ist. Gemäß der Figur wird die Source-Drain- Spannungsfestigkeit mit einer Verringerung des Abstandes zwischen der Source-Metallelektrode und der Source-Kanal- PN-Übergang erhöht.
Im Falle eine N-MOS-Feldeffekttransistors ist der Energiebandabstand Eg&sub1; der Kanalzone größer als der Energiebandabstand Eg&sub2; des Halbleiters der Sourcezone. In diesem Fall fließen die an dem Drainrand durch Stoßionisation erzeugten löcher zuerst in die Kanalzone. Falls jedoch die Potentialschwelle zwischen der Source und dem Kanal niedrig ist, werden die Löcher leicht zu der Source abgeleitet. Da auf diese Weise keine Löcher in der Kanalzone angesammelt werden, so daß nicht der Substratschwebeeffekt hervorgerufen wird, können gute Sättigungseigenschaften und eine hohe Drain-Spannungsfestigkeit erzielt werden. Andererseits ist im Falle eines P-MOS-Feldeffekttransistors der Energiebandabstand Eg&sub1; des Halbleiters der Kanalzone kleiner als der Energiebandabstand Eg&sub2; des Halbleiters der Sourcezone.

Erstes Ausführungsbeispiel

Nachstehend wird unter Bezugnahme auf die Zeichnungen ein erstes Ausführungsbeispiel der Erfindung beschrieben. Die Fig. 26A ist eine schematische Schnittansicht zum Erläutern des ersten Ausführungsbeispiels. In der Figur sind mit 2601 ein Siliziumoxid-Unterlagenfilm, mit 2602 eine Halbleiterschicht, mit 2603 ein Wärmeoxidationsfilm, mit 2604 ein Film aus polykristallinem Silizium, mit 2605 eine Schicht aus Schwefelnitridglas, mit 2607 ein Zwischenschicht-Isolierfilm, mit 2608 eine Anschlußelektrode und mit 2609 ein Schutzfilm bezeichnet. Die Fig. 268 ist eine Darstellung des Energiebandes des in Fig. 26A dargestellten MIS-Feldeffekttransistors in Kanalrichtung bei thermischem Gleichgewicht und die Fig. 26C ist eine Darstellung des Energiebandes bei dem Anlegen einer Drainspannung an diesen Transistor.
Unter Bezugnahme auf die Fig. 27A bis 27D wird nun der Prozeß zum Herstellen des in Fig. 26 dargestellten MIS-Feldeffekttransistors beschrieben. In ein Siliziumplättchen 2740 werden mit einer Substratkonzentration von 1 x 10¹&sup5; cm&supmin;³ durch eine Beschleunigungsspannung von 200 keV und eine Dosierung von 3,0 x 10¹&sup8; cm² und eine darauffolgende Wärmebehandlung bei 1300ºC über 6 Stunden Sauerstoffionen injiziert, um einen Siliziumoxid-Untergrundfilm 2741 zu bilden. Das auf diese Weise erhaltene SiMOx-Substrat hat eine Halbleiterschicht 2742 mit einer Dicke von 100 nm. Nachdem auf dem SiMOx-Substrat durch eine Wärmebehandlung bei 950ºC über 30 Minuten ein Wärmeoxidationsfilm 2743 in einer Dicke von 50 nm gebildet worden ist, wurde in einem Niederdruck- CVD-Prozeß ein Film 2744 aus polykristallinem Silizium in einer Dicke von 400 nm aufgebracht. Dann wurde in einem Atmosphärendruck-CVD-Prozeß eine Schicht 2745 aus Schwefelnitridglas in einer Dicke von 300 nm aufgebracht und durch Musterbildung ein Gate geformt. Der Energiebandabstand Eg&sub1; der Gatezone betrug 1,1 eV.
Zum Bilden eines Halbleiters mit einem kleinen Energiebandabstand in der Sourcezone und der Drainzone wurde dann unter Selbstausrichtung durch Nutzung des Films 2744 aus polykristallinem Silizium und der Schicht 2745 aus Schwefelnitridglas, die beide schon geformt worden sind, als Maskenmaterial Ge implantiert. Bei diesem Ausführungsbeispiel wurde Ge durch Ionenimplantation unter den Bedingungen, daß Rp 50 nm betrug, d.h., bei einer Beschleunigungsspannung von 500 keV und einer Dosierung von 4 x 10¹&sup7; cm&supmin;² eingebracht, so daß der Mischkristallanteil von Ge 40% betrug, wonach eine Wärmebehandlung bei 900ºC über eine Stunde folgte. Als Ergebnis wurde in der Sourcezone und der Drainzone ein einwandfreies Si-Ge-Mischkristall mit einem Energiebandabstand Eg&sub2; von 0,74 eV gebildet. Dieser Energiebandabstand Eg&sub2; war um ungefähr 0,36 eV kleiner als der Energiebandabstand Eg&sub1; der Gatezone.
Nun wurden durch einen Atmosphärendruck-CVD-Prozeß und dann durch Aktivierung mittels einer Wärmebehandlung bei 800ºC über 20 Minuten Phosphorionen mit einer Beschleunigungsspannung von 60 keV und einer Dosierung von 3 x 10¹&sup5; cm&supmin;² injiziert und es wurde zum Bilden eines Zwischenschicht-Isolierfilmes 2747 Phosphorglas in einer Dicke von 600 nm aufgebracht. In dem Zwischenschicht-Isolierfilm 2747 wurden Kontaktöffnungen geformt, in denen Al-Anschlußelektroden 2748 gebildet wurden, wonach eine Wärmebehandlung bei 400ºC über eine Stunde folgte. Dann wurde in einem CVD-Prozeß Phosphorglas in einer Dicke von 800 nm aufgebracht, um einen Schutzfilm 2749 zu bilden.
Die Fig. 268 ist eine Darstellung des Energiebandes des in Fig. 26A gezeigten MIS-Feldeffekttransistors in dessen Kanalrichtung, die Fig. 26C ist eine Darstellung des Energiebandes bei dem Anlegen einer Vorspannung an den Transistor und die Fig. 26D ist eine Darstellung des Energiebandes an dem Heteroübergang zwischen der Sourcezone und der Kanalzone. Gemäß der vorangehenden Beschreibung beträgt der Energiebandabstand Eg&sub2; der Kanalzone 0,74 eV und hat ein Fermi-Niveau an einer Stelle, die näher an dem Valenzband als an der Bandabstandsmitte liegt. Andererseits beträgt der Bnergiebandabstand Eg&sub1; der Kanalzone 1,1 eV und hat ein Fermi-Niveau, das von der Bandabstandsmitte seitens des Valenzbandes auf ungefähr 0,28 eV liegt. Somit beträgt selbst ohne Anlegen einer Vorspannung für die Bewegung der Löcher die (in Fig. 26C mit 2611 bezeichnete) Schwelle ΔE zwischen der Source und dem Kanal ungefähr 0,45 eV. Dieser Wert-kann durch thermische Anregung leicht überschritten werden. Die an dem Drainrand erzeugten Löcher werden somit unbehindert zu der Sourcezone abgeleitet, ohne daß die Probleme bezüglich des Auftretens der Kurvenknickerscheinung und der Verschlechterung der Source-Drain-Spannungsfestigkeit hervorgerufen werden, die durch den Substratschwebeeffekt oder dergleichen verursacht werden.
In Fig. 28 sind durch ausgezogene Linien die Ergebnisse der Messung der Vd-Id-Kennlinien des unter den vorstehend beschriebenen Bedingungen hergestellten MIS-Feldeffekttransistors dargestellt. Durch die Messung wurde festgestellt, daß die Source-Drain-Spannungsfestigkeit 20 V oder mehr beträgt und beträchlich erhöht ist. Die gestrichelten Linien in Fig. 28 stellen die Kennlinien eines Feldeffekttransistors dar, dessen Sourcezone und Kanalzone den gleichen Energiebandabstand haben. Der Feldeffekttransistor zeigt ausgeprägte Sättigungseigenschaften bei ungefähr 5 V.

Zweites Ausführungsbeispiel

Unter Bezugnahme auf Fig. 12, 13, 14 und 15 wird nachstehend ein zweites Ausführungsbeispiel der Erfindung beschrieben.
Fig. 12A ist eine Schnittdarstellung der Struktur eines MIS-Transistors gemäß dem zweiten Ausführungsbeispiel und die Fig. 12B ist eine Darstellung des Energiebandes des Transistors. Die Fig. 13 ist eine Darstellung zum Erläutern des Energiebandes des Transistors gemäß diesem Ausführungsbeispiel, die Fig. 14 ist eine schematische Schnittdarstellung zum Erläutern des Prozesses für das Herstellen des Transistors gemäß dem Ausführungsbeispiel und die Fig. 15 ist eine Darstellung der Kennlinien des Transistors gemäß dem Ausführungsbeispiel.
Unter Bezugnahme auf den in Fig. 14 dargestellten Herstellungsprozeß wird nachstehend das zweite Ausführungsbeispiel beschrieben.
Auf einem Siliziumplättchen 1203-1 wurde als Untergrund-Isolierfilm ein SiO&sub2;-Film 1203-2 in einer Dicke von 500 nm gebildet, auf dem dann als aktive Halbleiterschicht eine Si-Schicht 1203-3 in einer Dicke von 50 nm ausgebildet wurde, um ein SiMOx-Substrat mit einer Substratkonzentration von 1 E + 16 cm&supmin;³ (= 1 x 10¹&sup6; cm&supmin;³) zu formen (Fig. 14A).
Dann wurde durch thermische Oxidation bei 900ºC über 30 Minuten ein Gateisolierfilm 1203-4 mit 50 nm geformt und in einem Niederdruck-CVD-Prozeß polykristallines Silizium mit 400 nm abgelagert. Nachdem durch Ionenimplantation mit einer Injektionsenergie von 20 keV und einer Dosierung von 4 E + 15 cm&supmin;² (= 4 x 10¹&sup5; cm&supmin;²) Bor injiziert worden ist, wurde durch Photolithographie eine Gateelektrode 1203-5 aus polykristallinem P-Silizium gebildet (Fig. 14B).
Dann wurden unter Verwendung der Gateelektrode 1203-5 als Maske P³¹&spplus;-Ionen mit einer Injektionsenergie von 60 keV und einer Dosierung von 1 E + 15 cm&supmin;² (= 1 x 10¹&sup5; cm&supmin;²) injiziert, worauf eine Wärmebehandlung bei 950ºC über 20 Minuten folgte, um die Sourcezone und die Drainzone 1203-6 zu bilden (Fig. 14C).
Danach wurde in einem CVD-Prozeß SiO&sub2; abgelagert und einem anisotropen Ätzen unterzogen, um eine Seitenwand 1203-7 zu bilden.
Dann wurden unter Verwendung der Seitenwand 1203-7 und der Gateelektrode 1203-5 als Maskenmaterial Geb-Ionen injiziert. Die Bedingungen der Ioneninjektion waren eine Injektionsenergie von 130 keV und eine Dosierung von 1 E + 17 cm&supmin;³. Zum Bilden der Sourcezone und der Drainzone 1203-8 aus SiGe als zweites Halbleitermaterial wurde dann eine Wärmebehandlung bei 950ºC über 30 Minuten vorgenommen.
Als Ergebnis wurde in der Sourcezone und der Drainzone ein Si-SiGe-Heteroübergang gebildet, der um ungefähr 500 nm von der Fläche des Source-Kanal-PN-Übergangs weg versetzt war (Fig. 14D).
Danach wurde zum Bilden- eines Zwischenschicht-Isolierfilms 1203-9 durch einen CVD-Prozeß Phosphorglas PSG in einer Dicke von 600 nm abgelagert.
Durch das Aufsprühverfahren wurden Al-Anschlußelektroden 1203-10 abgelagert. Nachdem als Schutzfilm 1203-11 Phosphorglas PSG in einer Dicke von 800 nm abgelagert wurde, wurde eine Wärmebehandlung bei 400ºC über 30 Minuten ausgeführt, um den in Fig. 14E oder 12A dargestellten SOI-MIS- Transistor gemäß diesem Ausführungsbeispiel zu erzeugen.
Das Mischungsverhältnis von SiGe bei diesem Ausführungsbeispiel war Si:Ge = 5:1 und der Energiebandabstand des erzeugen SiGe-Bereiches betrug ungefähr 0,9 eV.
Die Fig. 12B zeigt den Energiebandabstand bei dem Ausführungsbeispiel.
Gemäß Fig. 13 ist bei diesem Ausführungsbeispiel der Heteroübergang auf dem Substrat vertikal in einem Abstand von ungefähr 500 nm von der PN-Übergangsfläche zwischen der Source und dem Kanal weg ausgebildet. Da die Breite der Verarmungsschicht der Sourcezone ungefähr 300 nm beträgt, liegt der Heteroübergang nicht in der Verarmungsschicht des PN-Übergangs. Die gesamte Heteroübergangsfläche liegt innerhalb der Diffusionslänge Ld (von ungefähr 1 bis 2 um) von dem Verarmungsschichtrand weg.
Die Fig. 15 zeigt die Kennlinien der Vorrichtung gemäß diesem Ausführungsbeispiel.
Die Fig. 15A zeigt die Id-Vd-Kennlinien, wobei ausgezogene Linien 1504-1 die Ergebnisse bei diesem Ausführungsbeispiel zeigen und gestrichelte Linien 1504-2 die Ergebnisse bei einem Silizium-Dünnfilm-SOI-MIS-Transistor zeigen, der keinen Heteroübergang enthält. Aus der Figur ist zu entnehmen, daß durch das Anbringen des Heteroübergangs innerhalb der Diffusionslänge Ld von dem Verarmungsrand des PN-Übergangs weg die Source-Drain-Spannungsfestigkeit beträchtlich auf 20 V oder darüber erhöht ist.
Die Fig. 15B zeigt die log Id-Vg-Kennlinien bei der Drainspannung von 5 V. In der Figur stellt eine ausgezogene Linie 1504-1 die Kennlinie bei dem Ausführungsbeispiel dar und eine gestrichelte Linie 1504-3 stellt die Kennlinie des Dünnfilm-SOI-MIS-Transistors dar, der einen Heteroübergang enthält und der die in Fig. 1 dargestellte Querschnittsstruktur hat. Bei dem Ausführungsbeispiel ist der Dunkelstrom (Strom bei Vg = 0) im Vergleich zu dem in Fig. 1 dargestellten Transistor um zwei Größenordnungen verringert. Dies ist der Beabstandung der Heteroübergang-Grenzfläche von dem Verarmungsschichtbereich zuzuschreiben.

Drittes Ausführungsbeispiel

Nachstehend wird ein drittes Ausführungsbeispiel der Erfindung beschrieben.
Gemäß dem gleichen Herstellungsprozeß wie dem bei dem ersten Ausführungsbeispiel angewandten wurde eine Vorrichtung unter Verwendung eines Zonenschmelzungs-Rekristallisations- Plättchens (ZMR-Plättchens) mit einer Si-Schicht von 400 nm und einer SiO&sub2;-Untergrundschicht von 1 um gebildet. Die Bedingungen bei der Ioneninjektion in die Sourcezone und die Drainzone waren eine Energie von 60 keV und eine Dosierung von 2 E + 15 cm&supmin;² und die Bedingungen bei der Ge-Ioneninjektion für das Bilden des zweiten Halbleitermaterials waren eine Energie von 130 keV und eine Dosierung von 2 E + 17 cm&supmin;².
Nach dem gleichen Herstellungsverfahren wurde ein gewöhnlicher Dünnfilm-SOI-MIS-Transistor ohne Ge-Ionen hergestellt und mit dem Transistor gemäß diesem Ausführungsbeispiel verglichen.
Als Ergebnis hatte der den Heteroübergang enthaltende Dünnfilm-SOI-MIS-Transistor gemäß dem Ausführungsbeispiel der Erfindung keine Kurvenknickerscheinung und die vorteilhaften Eigenschaften, daß die Source-Drain-Spannungsfestigkeit 20V oder mehr und der Dunkelstrom 0,1 bis 1 nA/cm² betrugen.

Viertes Ausführungsbeispiel

Nachstehend wird unter Bezugnahme auf die in Fig. 16 dargestellten Schnittansichten für den Herstellungsprozeß ein viertes Ausführungsbeispiel der Erfindung beschrieben.
Auf einem Schmelzquarzsubstrat wurde als isolierender Untergrundfilm ein CVD-Oxidfilm 1606-2 mit einer Dicke von 1 um abgelagert und dann wurde auf dem CVD-Oxidfilm 1606-2 im Niederdruck CVD-Verfahren polykristallines Silizium mit 200 nm Dicke abgelagert. Zum Schmelzen und Rekristallisieren des polykristallinen Siliziums wurde ein Excimerlaser verwendet, um ein SOI-Substrat mit einer aktiven Silizium- Halbleiterschicht 1606-3 in einer Dicke von 200 nm zu formen (Fig. 16a).
Dann wurde auf einen einem Kanal entsprechenden Bereich ein Siliziumnitridfilm 1606-12 abgelagert und danach unter Verwendung des Siliziumnitridfilms 1606-12 als Maske ein Wärmeoxidationsfilm 1606-13 gebildet. Die Oxidation der Siliziumschicht wurde derart vorgenommen, daß die Siliziumschicht 1606-3 in einer Dicke von ungefähr 30 bis 50 nm verblieben ist (Fig. 16B).
Dann wurde durch Epitaxialzüchtung von der freiliegenden Siliziumschicht 1606-3 weg mit einem Gasgemisch SiH&sub4;/GeH eine SiGe-Schicht 1606-8 aus einem zweiten Halbleitermaterial gebildet (Fig. 16C).
Danach wurde als Gateisolierfilm 1606-4 ein CVD-Siliziumoxidfilm mit 50 nm abgelagert.
Auf dem Film 1606-4 wurde dann eine Gateelektrode 1606-5 aus polykristallinem Silizium derart gebildet, daß sie von der SiGe:Si-Heteroübergangsfläche weg um ungefähr 0,5 um versetzt war. Unter Nutzung des polykristallinen Siliziums als Maskenmaterial wurden unter den gleichen Injektionsbedingungen wie bei den vorangehend beschriebenen Ausführungsbeispielen Fremdstoffe in die Sourcezone und die Drainzone injiziert, um Zonen 1606-6 aus dem ersten Halbleitermaterial zu formen (Fig. 16D).
Zum Erzeugen eines Dünnfilm-SOI-MIS-Transistors wurden die nachfolgende Wärmebehandlung und die Formung eines Zwischenschicht-Isolierfilms 1606-9, von Aluminiumelektroden 1606-10 und eines Schutzfilmes 1606-11 nach dem gleichen Verfahren wie dem bei dem vorangehenden Ausführungsbeispiel angewandten ausgeführt (Fig. 16e).
Der auf diese Weise gebildete Dünnfilm-SOI-MIS-Transistor gemäß diesem Ausführungsbeispiel wurde mit einem Dünnfilm- SOI-MIS-Transistor mit rekristallisiertem Silizium verglichen, der nach dem gleichen Verfahren geformt wurde. Als Ergebnis war die Spannungsfestigkeit des Transistors gemäß diesem Ausführungsbeispiel verbessert und auch der Dunkelstrom konnte auf einen mit einigen na/cm² niedrigen Wert verringert werden.

Fünftes Ausführungsbeispiel

Nachstehend wird unter Bezugnahme auf die Zeichnung ein fünftes Ausführungsbeispiel der Erfindung beschrieben.
Die Fig. 10A (oder Fig. 17G) ist eine schematische Schnittansicht der Struktur eines MIS-Transistors gemäß diesem Ausführungsbeispiel und die Fig. 10B ist eine Darstellung zur Erläuterung des Energiebandes desselben.
Fig. 17 sind Schnittansichten, die den Prozeß zum Herstellen dieses Ausführungsbeispiels veranschaulichen. Da die Fig. 10A gleich der Fig-. 17G ist, wird dieses Ausführungsbeispiel nachstehend unter Bezugnahme auf den in Fig. 17 dargestellten Prozeß zum Herstellen dieses Ausführungsbeispiels beschrieben.
Gemäß Fig. 17a wurde ein SIMOX-Substrat gebildet, das eine Substratkonzentration von 1 E + 16 cm&supmin;³ (= 10¹&sup6; cm&supmin;³) hatte und ein Siliziumplättchen 1703-1, eine SiO&sub2;-Untergrundschicht 1703-2 mit einer Dicke von 500 nm und eine Si- Schicht 1703-3 mit einer Dicke von 30 nm enthielt (Fig. 17a).
Dann wurde auf dem SIMOX-Substrat durch thermische Oxidation bei 900ºC über 30 Minuten ein Gateisolierfilm 1703-4 mit 50 nm gebildet. In einem Niederdruck-CVD-Prozeß wurde danach mit 400 nm Dicke polykristallines Silizium abgelagert, in welches durch Ionenimplantation Bor injiziert wurde. Unter Verwendung eines Resist 1703-7 und von Si&sub3;N&sub4; 1703-6 als Maskenmaterial wurde danach eine Gateelektrode 1703-5 aus polykristallinem Silizium geformt (Fig. 178).
Danach wurde unter Verwendung der Gateelektrode 1703-5 als Maskenmaterial eine erste Ionenimplantation für das Einleiten von Fremdstoffen in Source- und Drainzonen 1703-8 ausgeführt (Fig. 17C).
Nachdem unter Zurücklassung des Si&sub3;N&sub4; 1703-6 das Resist 1703-7 entfernt wurde, wurde das polykristalline Silizium mit 250 nm einer seitlichen Oxidation zum Formen einer Schicht 1703-9 unterzogen (Fig. 17D)
Dann wurden unter Verwendung des Si&sub3;N&sub4; 1703-6 als Maskenmaterial der Oxidfilm und die Siliziumschicht in dem Source- und Drainbereich geätzt. Bei diesem Ätzen wurde die Siliziumschicht 1703-8 nicht vollständig weggeätzt, so daß ein kleiner Teilbereich (von beispielsweise ungefähr 5 nm) der Schicht 1703-8 verblieben ist (Fig. 17E).
Dann wurde auf die in dem Source- und Drainbereich freiliegende Siliziumschicht 1703-8 mit einem Gasgemisch SiH&sub4;/GeH selektiv ein Mischkristall SixGe1-x 1703-10 mit einer Dicke von ungefähr 50 nm aufgebracht. Der abgelagerte Teilbereich enthielt Silizium und der nicht abgelagerte Teilbereich enthielt einen Siliziumoxidfilm und einen Siliziumnitridfilm. Der Mischkristallanteil x betrug 0,1.
Unter Verwendung der Gateelektrode (mit einem Polyoxidfilm) 1703-5, 1703-9 als Maske wurde dann durch Ionenimplantation P³¹&spplus; mit einer Injektionsenergie von 60 keV und einer Dosierung von 1 E + 15 cm&supmin;² (= 10¹&sup5; cm&supmin;²) injiziert, wonach eine Wärmebehandlung bei 950ºC über 20 Minuten und eine thermische Oxidation folgten. Als Ergebnis wurden in der Sourcezone und der Drainzone Heteroübergänge zwischen dem Si 1703-8 und dem Si0,1Ge0,9 1703-10 derart gebildet,daß die Heteroübergänge in einem Abstand von ungefähr 250 nm von den Source-Kanal-PN-Übergangsflächen weg lagen. Das heißt, die Heteroübergangsflächen (1703-8:1703-10) lagen innerhalb der Diffusionslänge Ld von ungefähr 1 um von den Verarmungsrändern der PN-Übergänge (1703-3:1703-8) weg (Fig. 17F).
Danach wurde mit dem CVD-Prozeß Phosphorglas PSG mit 600 nm Dicke zum Bilden eines Zwischenschicht-Isolierfilms 1703-11 abgelagert. In einem Aufsprühprozeß wurden Al-Leiter 1703- 12 aufgebracht. Schließlich wurde Phosphorglas PSG mit 800 nm Dicke zum Bilden eines Schutzfilms 1703-13 abgelagert und dann einer Wärmebehandlung bei 400ºC über 30 Minuten unterzogen (Fig. 17G).
Mit dem vorstehend beschriebenen Verfahren wurde der in Fig. 10A dargestellte Transistor gemäß diesem Ausführungsbeispiel hergestellt.
Die Fig. 10B ist eine Darstellung des Energiebandes des Transistors. In der Figur sind mit A die Heteroübergangsflächen bezeichnet und mit B sind die PN-Übergangsflächen bezeichnet, wobei die Bereiche zwischen den Übergangsflächen A und B Bereiche hoher Fremdstoffkonzentration sind, die den gleichen Halbleiter wie die Kanalzone enthalten. Die Heteroübergangsflächen A enthalten einen Halbleiter mit einem schmäleren Energiebandabstand.
Die Fig. 18 zeigt die Meßergebnisse für die Kennlinien des nach dem vorstehend beschriebenen Verfahren hergestellten Transistors gemäß diesem Ausführungsbeispiels. Die Fig. 18A zeigt die Id-Vg-Kennlinien, wobei eine Kurve 1805-1 die Ergebnisse bei diesem Ausführungsbeispiel darstellt und eine Kurve 1805-2 die Ergebnisse bei einem Dünnfilm-SOI-MIS- Transistor darstellt, der Heteroübergänge enthält. Gemäß der Figur hat dieses Ausführungsbeispiel eine durch die Kurve 1805-1 dargestellte gute Linearität.
Bei diesem Ausführungsbeispiel war der Silizium-Germanium- Mischkristall in der Sourcezone Si0,1Ge0,9 mit einem Mischkristallanteil x von 0,1 und einer Beweglichkeit von ungefähr 2000 cm²/Vs und damit ungefähr der doppelten Beweglichkeit von Silizium. Dies hat bei dem Bilden eines Dünnfilm-SOI-MIS-Transistors eine gute Linearität und eine hohe Ansteuerungskraft (Steilheit) Gm ergeben und zu keiner Verschlechterung der Ansteuerungskraft Gm geführt.
Die Fig. 18B zeigt die Abhängigkeit der Ansteuerungskraft Gm von der Gatelänge. In der Figur stellt eine Kurve 1805-3 die Ergebnisse bei diesem Ausführungsbeispiel dar und eine Kurve 1805-4 stellt die Ergebnisse bei einem Dünnfilm-SOI- MOS-Transistor dar, der Heteroübergänge enthält. Bei dem durch die Kurve 1805-4 dargestellten Transistor besteht die Tendenz, daß bei verringerter Gatelänge die Ansteuerungskraft Gm von einer idealen geraden Linie abweicht, weil der parasitäre Widerstand der Sourcezone und der Drainzone im Vergleich zu dem Einschaltwiderstand bedeutsam wird. Dem gegenüber weist der durch die Kurve 1805-3 dargestellte Transistor gemäß diesem Ausführungsbeispiel bis zu einer Gatelänge von ungefähr 0,8 um eine Ansteuerungskraft bzw. Steilheit Gm entlang der idealen Linie auf.
Bei diesem Ausführungsbeispiel betrug die Spannungsfestigkeit zwischen Source und Drain mindestens 20 V.

Sechstes Ausführungsbeispiel

Nachstehend wird unter Bezugnahme auf die schematischen Schnittansichten in Fig. 19 für das Erläutern des Herstellungsprozesses ein sechstes Ausführungsbeispiel der Erfindung beschrieben.
Zuerst wurde ein Zonenschmelzungs-Rekristallisations- Substrat (ZMR-Substrat) gebildet, das eine Substratkonzentration von 1 E + 16 cm&supmin;³ ( = 10¹&sup6; cm&supmin;³) hatte und einen Si- Film 1904-3 mit einer Dicke von 50 nm enthielt (Fig. 19A).
Dann wurde auf dem ZMR-Substrat durch thermische Oxidation bei 900ºC über 30 Minuten ein Gateisolierfilm 1904-4 gebildet. Mit dem Niederdruck CVD-Prozeß wurde danach polykristallines Si mit 400 nm aufgebracht und in dieses durch Ionenimplantation Bor injiziert. Dann wurde unter Verwendung eines Resist 1904-7 und von Si&sub3;N&sub4; 1904-6 als Maskenmaterial eine Gateelektrode 1904-5 aus poftykristallinem Silizium geformt (Fig. 19B).
Unter Verwendung der Gateelektrode 1904-5 als Maskenmaterial wurde eine erste Ionenimplantation zum Einleiten von Fremdstoffen in die Source- und Drainbereiche 1904-8 ausgeführt (Fig. 19C).
Nachdem unter Zurücklassung des Si&sub3;N&sub4; 1904-6 das Resist 1904-7 entfernt wurde, wurde das polykristalline Silizium 1904-9 einer seitlichen Oxidation mit 250 nm unterzogen (Fig. 19D).
Dann wurden unter Verwendung des Si&sub3;N&sub4; 1904-6 als Maske der Oxidfilm und die Siliziumschicht in den Source- und Drainbereich geätzt. Bei diesem Ätzen wurde die Siliziumschicht 1904-8 nicht vollständig weggeätzt, so daß ein geringer Anteil (von beispielsweise ungefähr 5 nm) der Siliziumschicht zurückgeblieben ist (Fig. 19E).
Danach wurde von dem an dem Source- und Drainbereich freiliegenden Siliziumteil 1904-8 weg selektiv eine Ge-Schicht 1904-10 gezüchtet.
Unter Verwendung der Gateelektrode 1904-5 (mit einem Polyoxidfilm 1904-9) als Maske wurde durch Ionenimplantation P&spplus;³¹ mit einer Injektionsenergie von 60 keV und einer Dosierung von 1 E + 15 cm&supmin;² (= 1015 cm²) injiziert, worauf eine Wärmebehandlung bei 950ºC über 20 Minuten und eine thermische Oxidation folgte. Als Ergebnis wurden in den Source- und Drainbereichen Heteroübergänge zwischen dem Si 1904-8 und dem Ge 1904-10 derart gebildet, daß die Heteroübergänge in einem Abstand von ungefähr 250 nm von den Source-Kanal- PN-Übergangsflächen weg lagen. Das heißt, die Heteroübergangsflächen (1904-8:1904-10) lagen innerhalb der Diffusionslänge Ld von ungefähr 1 um von den Verarmungsrändern der PN-Übergangsflächen (1904-3:1904-8) weg (Fig. 19F).
Dann wurde in einem CVD-Prozeß Phosphorglas PSG mit 600 nm zum Bilden eines Zwischenschicht-Isolierfilms 1904-11 aufgebracht. Durch Aufsprühen wurden AlSi-Leiter 1904-12 abgelagert und letztlich wurde Phosphorglas mit 800 nm zum Bilden eines Schutzfilmes 1904-13 aufgebracht, wonach eine Wärmebehandlung bei 400ºC über 30 Minuten folgte (Fig. 19G).
Als Ergebnis der Messung der Eigenschaften des auf diese Weise erzeugten Transistors gemäß diesem Ausführungsbeispiel betrug die Beweglichkeit in der Sourcezone und der Drainzone ungefähr 4000 cm²/Vs und es wurden auf gleiche Weise wie bei dem vierten Ausführungsbeispiel gute MOSFET- Eigenschaften erzielt.

Siebentes Ausführungsbeispiel

Nachstehend wird unter Bezugnahme auf die Fig. 20 ein siebentes Ausführungsbeispiel der Erfindung beschrieben.
Gemäß Fig. 20A wurde in einem Teilbereich eines Quarzsubstrates 2008-1, an dem später ein MOSFET gebildet wurde, ein konkaver Bereich mit 80 nm Tiefe ausgebildet. Bei diesem Ausführungsbeispiel hatte der konkave Bereich eine Größe von 40 x 40 um. In der Mitte des Konkavenbereichs wurde ein Bereich aus polykristallinem Silizium mit 2 x 2 um gebildet. Dann wurde eine Wärmebehandlung in einer H&sub2;- Atmosphäre vorgenommen, um durch Aggregation das polykristalline Silizium zu einem Siliziumeinkristall umzuformen (Fig. 20A).
Danach wurde unter Verwendung von GeH/SiH&sub4; als Rohstoffgas und des mit 2 um quadratischen Silizium-Einkristallbereichs als Impfkristall in einem CVD-Prozeß eine selektive Züchtung ausgeführt (Fig. 20B).
Danach wurde unter Verwendung des Quarzsubstrates 2008-1 als Anschlag selektiv poliert, um eine SOI-Substrat mit einem Einkristallbereich 2008-4 zu erzeugen, der aus einem Mischkristall Si0,1Ge0,9 selektiv allein in dem konkaven Bereich gebildet war. Bei diesem Ausführungsbeispiel betrug als Meßergebnis die Dicke der Halbleiterschicht ungefähr 60 nm (Fig. 20C).
Auf das Substrat wurde durch den CVD-Prozeß ein Siliziumoxidfilm 2008-5 als Gateoxidfilm aufgebracht (Fig. 20D).
Dann wurde in einem CVD-Prozeß polykristallines Silizium mit 400 nm zum Bilden einer Gateelektrode 2008-6 abgelagert. Unter Verwendung der Gateelektrode 2008-6 als Maske wurden durch Ionenimplantation Fremdstoffe zum Bilden der Source- und Drainzonen 2008-7 injiziert (Fig. 20E).
Dann wurde in einem CVD-Prozeß ein Siliziumoxidfilm zum Formen einer Seitenwand abgelagert. Dann wurde ein anisotropes Ätzen zum Bilden einer Seitenwand 2008-8 mit einer Dicke von ungefähr 100 nm ausgeführt (Fig. 20F).
Unter Verwendung der Gateelektrode mit der Seitenwand als Maske wurden durch Ionenimplantation Germaniumionen Ge mit einer Injektionsenergie von 130 keV und einer Dosierung von 2 E + 16 cm&supmin;³ (= 2 x 10¹&sup6; cm&supmin;³) injiziert. Nach der Ionenimplantation wurde eine Wärmebehandlung bei 900ºC über 30 Minuten ausgeführt. Als Ergebnis bestand der Bereich, in den die Ge-Ionen injiziert worden sind, aus Si0,05Ge0,95 (Fig. 20G).
Gemäß der Darstellung in Fig. 20G hatten folglich die Kanalzone 2008-4 und die Source- und Drainzone 2008-7 die folgende Struktur:
(1) Die Halbleiterschicht der Kanalzone 2008-4 bestand aus Si0,1Ge0,9,
(2) die Source-Kanal-Übergänge (2008-7:2008-4) waren Homogenübergänge aus Si0,1Ge0,9 und
(3) eine Zone 2008-9 aus Si0,05Ge0,95 mit einem Germanium- Mischkristallanteil, der höher als derjenige der Kanalzone ist, war innerhalb eines Abstandes von 100 nm von dem Verarmungsrand des Source-Kanal-Übergangs (2008-7:2008-4) seitens der Source angebracht, um einen Heteroübergang (2008- 7: 2008-9) mit dem Source- und Drainbereich 2008-7 aus dem Si0,1Ge0,9 zu bilden.
Die Diffusionslänge Ld des Si0,1Ge0,9, welches die Bereiche 2008-4 und 2008-7 bildet, betrug ungefähr 1 um und war damit länger als der vorstehend genannte Abstand von 100 nm.
Dann wurde nach dem gleichen Verfahren wie dem bei dem sechsten Ausführungsbeispiel angewandten eine Zwischenschicht-Isolierfilm 2008-10 gebildet (Fig. 20H), auf dem im weiteren Metallelektroden AlSi und ein Schutzfilm ausgebildet wurden. Als Ergebnis der Messung der Eigenschaften des Transistors gemäß diesem Ausführungsbeispiel war die Feldeffektbeweglichkeit ungefähr 1200 cm²/Vs, jedoch wurde ein guter linearer Bereich in den Id-Vg-Kennlinien erhalten.

Achtes Ausführungsbeispiel

Nachstehend wird unter Bezugnahme auf Fig. 21, 22 und 23 ein achtes Ausführungsbeispiel der Erfindung beschrieben.
Die Fig. 21A ist eine schematische Schnittansicht, die die Struktur eines SOI-MIS-Transistors gemäß diesem Ausführungsbeispiel zeigt, und die Fig. 21B ist eine Darstellung des Energiebandes desselben. Fig. 22 sind schematische Schnittansichten zum Erläutern des Prozesses zum Herstellen dieses Ausführungsbeispiels. Da die Schnittansicht in Fig. 21A gleich der Figur 22G ist, wird dieses Ausführungsbeispiel unter Bezugnahme auf den in Fig. 22 dargestellten herstellungsprozeß beschrieben.
Gemäß Fig. 22A wurde ein SIMOX-Substrat erzeugt, das eine Substratkonzentration von 1 E + 16 cm&supmin;³ (= 10¹&sup6; cm&supmin;³) hatte und einen SiO&sub2;-Untergrundfilm 2203-2 mit einer Dicke von 500 nm und eine Si-Schicht 2203-3 mit einer Dicke von 50 nm enthielt (Fig. 22A).
Dann wurde auf dem SIMOX-Substrat durch thermische Oxidation bei 900ºC über 30 Minuten ein Gateisolierfilm 2203-4 mit 50 nm gebildet. In einem Niederdruck-CVD-Prozeß wurde polykristallines Silizium mit 400 nm aufgebracht und durch Ionenimplantation wurde Bor injiziert. Unter Verwendung eines Resists 2203-7 und eines Masken-Siliziumnitridfilms Si&sub3;N&sub4; 2203-6 als Maskenmaterial wurde dann eine Gateelektrode 2203-5 aus polykristallinem Silizium geformt (Fig. 22B).
Unter Verwendung der auf diese Weise geformten Gateelektrode 2203-5 wurden durch Ionenimplantation Fremdstoffe zum Bilden von Source- und Drainbereichen 2203-8 injiziert. Als Fremdstoffe wurde Phosphor (P³¹) verwendet und die Ionenimplantation wurde mit einer Dosierung von 1 E + 15/cm² (= 10¹&sup5;/cm²) und einer Injektionsenergie von 60 keV ausgeführt (Fig. 22C).
Nachdem unter Zurücklassung des Si&sub3;N&sub4;-Filmes 2203-6 das Resist 2203-7 entfernt wurde, wurde eine seitliche Oxidation des Siliziums mit 250 nm zum Bilden einer Seitenwand 2203-9 ausgeführt. Zugleich wurden Fremdstoffe diffundiert und aktiviert (Fig. 22D).
Der Oxidfilm 2203-4 und die Siliziumschicht 2203-8 in dem Source- und Drainbereich wurden unter Verwendung des Si&sub3;N&sub4;- Filmes 2203-6 als Maske einer Trockenätzung unterzogen. Bei dieser Ätzung wurde die Siliziumschicht unvollständig geätzt, wobei ein nur kleiner Teil (von ungefähr 5 nm) derselben zurückgeblieben ist (Fig. 22E).
Mit einem Lampenüberhitzungsverfahren in einem Gasgemisch aus Monomethylaluminium als Rohmaterialgas und H&sub2;-Gas als Reaktionsgas bei einer Substratoberflächentemperatur von 350ºC wurde selektiv AlSi 2203-10 mit 50 nm abgelagert, um allein an dem Siliziumbereich 2203-8, der an dem Source- und Drainbereich freigelegt war, eine Metallelektrode für die Sourcezone und die Drainzone zu bilden. Der beschichtete Bereich bestand aus Siliziummaterial und der nicht beschichtete Bereich bestand aus einem Siliziumoxidfilm und einem Siliziumnitridfilm. Als Ergebnis wurden die Metallelektroden 2203-10 für die Source und den Drain innerhalb einer Diffusionslänge Ld von ungefähr 1 u von den Verarmungsrändern der PN-Übergänge weg angeordnet (Fig. 22F).
Dann wurde zum Bilden eines Zwischenschicht-Isolierfilms 2203-11 in einem CVD-Prozeß Phosphorglas PSG mit 600 nm abgelagert. In einem Aufsprühprozeß wurden Al-Si-Leiter 2203- 12 aufgebracht. Letztlich wurde Phosphorglas mit 800 nm zum Bilden eines Schutzfilmes 2203-13 aufgebracht, wonach eine Wärmebehandlung bei 400ºC über 30 Minuten folgte (Fig. 22G).
Durch Schnitt-Elektronenabtastmikroskopie (SEM) wurde festgestellt, daß sich die Metallelektrode 2203-10 in dem Source- und Drainbereich durch die nachfolgende Wärmebehandlung oder dergleichen bis zu dem isolierenden Unterlagenfilm 2203-2 erweitert hat.
Gemäß dem vorstehend beschriebenen Verfahren wurde der in Fig. 21A dargestellte Transistor gemäß diesem Ausführungsbeispiel hergestellt.
Die Fig. 21b ist eine Darstellung des Energiebandes des Transistors gemäß diesem Ausführungsbeispiel. In der Figur sind mit A Heteroübergangsflächen bezeichnet und mit B sind PN-Übergangsflächen bezeichnet, wobei zwischen den Übergangsflächen A und B jeweils Bereiche mit hoher Fremdstoffkonzentration eingefaßt sind. An einem Knick an der Fläche A, an der kein verbotenes Band wie ein Halbleiterbereich vorhanden ist, liegt die Metallelektrode 2203-10.
Die Fig. 23 ist eine Darstellung der Kennlinien der Vorrichtung gemäß diesem Ausführungsbeispiel.
Fig. 23A ist eine Darstellung der Id-Vg-Kennlinien, wobei mit 2304-1 dieses Ausführungsbeispiel dargestellt ist und mit 2304-2 ein Vergleichsbeispiel von Dünnfilm-SOI-MOS- Transistoren dargestellt ist. Da bei diesem Ausführungsbeispiel im Vergleich zu den Source-Drain-Elektroden bei einem herkömmlichen Transistor die Metallelektroden in dem Source- und Drainbereich außerordentlich nahe an dem Source-Kanal-Ubergangsrändern liegen, ist der parasitäre Widerstand sehr gering und es wird damit eine gute Linearität erreicht. Die Ansteuerungskraft (die Steigung der in der Figur dargestellten Kurven) ist auf ungefähr das Doppelte erhöht.
Die Fig. 23B ist eine Darstellung der Abhängigkeit der Ansteuerungskraft bzw. der Steilheit von der Gatelänge. In der Figur stellt eine Kurve 2304-3 die Ergebnisse bei diesem Ausführungsbeispiel dar und eine Kurve 2304-4 stellte die Ergebnisse bei einem zum Vergleich herangezogenen Dünnfilm SOI-MOS-Transistor dar. Das Vergleichsbeispiel zeigt bei verringerter Gatelänge eine Abweichung von der idealen Linie (die in der Figur durch eine strichpunktierte Linie dargestellt ist). Dies zeigt an, daß im Vergleich zu dem Einschaltwiderstand der parasitäre Widerstand in der Source- und Drainzone bedeutsam wird. Dem gegenüber zeigt der Transistor gemäß diesem Ausführungsbeispiel eine Abhängigkeit entlang der idealen Linie bis zu einer Gatelänge von ungefähr 0,8 um. Dies zeigt an, daß der parasitäre Widerstand ausreichend niedrig ist.
Die Fig. 23C ist eine Darstellung der Id-Vd-Kennlinien. In der Figur stellen Kurven 2304-5 Ergebnisse bei diesem Ausführungsbeispiel dar und Kurven 2304-6 stellen Kurven für die Ergebnisse bei einem zum Vergleich herangezogenen Dünnfilm-SOI-MOS-Transistoren dar.
Die Fig. 23D ist eine Darstellung des Verhältnisses des Abstandes zwischen der Metallelektrode der Sourcezone und dem Source-Kanal-PN-Übergang zu der Source-Drain-Spannungsfestigkeit. Gemäß der Darstellung in der Figur beträgt die Source-Drain-Spannungsfestigkeit bei diesem Ausführungsbeispiel 20 V oder mehr und ist im Vergleich zu dem herkömmlichen Transistor beträchtlich verbessert.

Neuntes Ausführungsbeispiel

Nachstehend wird unter Bezugnahme auf Fig. 24 ein neuntes Ausführungsbeispiel der Erfindung beschrieben.
Gemäß Fig. 24A wurde auf ein Quarzsubstrat 2405-1 polykristallines Silizium aufgebracht und der erzeugte Film aus polykristallinem Silizium wurde mittels eines Lasers geschmolzen und verfestigt, um dadurch eine Einkristallschicht 2405-2 zu bilden. Dadurch wurde ein SOI-Substrat mit einer Halbleiterschicht in einer Dicke von 50 nm geformt (Fig. 24A).
Dann wurde auf dem Substrat durch thermische Oxidation ein Siliziumoxidfilm 2405-3 in einer Dicke von 30 nm gebildet und auf dem Oxidfilm 2405-3 wurde in einem Niederdruck-CVD- Prozeß Si&sub3;N&sub4; 2405-4 mit 20 nm abgelagert, um einen zweischichtigen Gateisolierfilm zu bilden (Fig. 24B).
Danach wurde in einem Niederdruck-CVD-Prozeß polykristallines Silizium mit 500 nm zum Bilden einer Gateelektrode 2405-5 abgelagert. In Source- und Drainbereiche 2405-3 wurden unter Verwendung der Gateelektrode 2405-5 als Maskenmaterial Phosphorionen (P³¹) mit einer Dosierung von 1 E + 15/cm² (= 10¹&sup5;/cm²) und einer Injektionsenergie von 60 keV injiziert (Fig. 24C).
Nach dem Formen der Source- und Drainbereiche 2405-3 wurde das polykristalline Silizium, das die Gateelektrode 2405-5 bildete, zum Aufbringen eines CVD-Siliziumoxidfilmes auf diese oxidiert und es wurde durch anisotropes Ätzen ein in Fig. 24D dargestellter Abstandshalter (Seitenwand 2405-7) gebildet (Fig. 24D).
Der Abstandshalter 2405-7 wurde dann einer Trockenätzung in der Weise unterzogen, daß sich die in Fig. 24E dargestellte Querschnittsstruktur ergab (Fig. 24E).
Dann wurde auf die ganze Oberfläche durch Aufsprühen Wolframsilizid WSi 2405-8 aufgebracht (Fig. 24F).
Danach wurde in einem Naßätzungsprozeß mit einer Fluorwasserstoffsäure-Ätzlösung durch den Siliziumoxidfilm das Wolframsilizid abgetragen (Fig. 24G).
Nach dem gleichen Verfahren wie dem bei dem siebenten Ausführungsbeispiel angewandten wurden danach eine Zwischenschicht-Isolierfilm 2405-9, Metallleiter (WSi) 2405-10 und ein Schutzfilm gebildet. Als Ergebnis wurde ein MOS-Transistor mit Metallelektroden 2405-8 erzeugt, die innerhalb der Diffusionslänge Ld von den PN-Übergangsflächen weg lagen und die sich bis zu dem Quarzsubstrat 2504-1 mit dem isolierenden Untergrundfilm erstreckten (Fig. 24H).
Als Ergebnis eines Vergleichs des Transistors gemäß diesem Ausführungsbeispiel mit einem vergleichsweisen Dünnfilm-SOI-MOS-Transistor zeigte der SOI-MOS-Transistor gemäß diesem Ausführungsbeispiel keine Kurvenknickerscheinung und hatte eine Source-Drain-Spannungsfestigkeit von 20 V oder mehr sowie Id-Vg-Kennlinien mit guter Linearität.

Zehntes Ausführungsbeispiel

Nachstehend wird unter Bezugnahme auf Fig. 25 ein zehntes Ausführungsbeispiel der Erfindung beschrieben.
Gemäß der Darstellung in Fig. 25A wurde in einem Niederdruck-QD-Prozeß auf ein Quarzsubstrat 2506-1 polykristallines Silizium aufgebracht und dann mittels eines Excimerlasers geschmolzen und rekristallisiert, um eine Silizium- Halbleiterschicht 2506-2 zu formen. Die Dicke der Halbleiterschicht wurde durch Opferungsoxidation eingestellt. Auf diese Weise wurde ein SOI-Substrat mit der Silizium-Halbleiterschicht 2506-2 in einer Dicke von 50 nm gebildet. Dann wurde durch thermische Oxidation ein Gate-Oxidfilm 2506-3 in einer Dicke von 20 nm gebildet (Fig. 25A).
Danach wurde in einem Niederdruck-CVD-Prozeß ein Film aus polykristallinem Silizium mit 400 nm zum Bilden einer Gateelektrode 2506-4 aufgebracht und durch Ionenimplantation unter Verwendung der Gateelektrode 2506-4 als Maske wurden Fremdstoffe in Source- und Drainbereiche 2506-5 injiziert (Fig. 25B).
Dann wurde das die Gateelektrode 2506-4 bildende polykristalline Silizium thermisch zum Formen eines polykristallinen Siliziumoxidfilms 2506-6 mit einer Dicke von 200 nm oxidiert (Fig. 25C).
Danach wurde ein Resist 2506-7 zum Formen von Kontaktöffnungen gemäß der Darstellung in Fig. 25D aufgebracht (Fig. 25D).
Die Kontaktöffnungen wurden unter Selbstausrichtung geformt. Bei dieser Formung konnten die Kontaktöffnungen unter Selbstausrichtung ohne Kurzschluß mit der Gateelektrode durch das Ätzen des Oxidfilms in einem Ausmaß von 40 nm gebildet werden (Fig. 25E).
Danach wurde gemäß der Darstellung in Fig. 25F durch Aufsprühen Aluminium zum Bilden von Source- und Drain-Metallelektroden 2506-8 aufgebracht und einer Wärmebehandlung bei 470ºC unterzogen.
Als Ergebnis hatte die Vorrichtung die in Fig. 25G dargestellte Querschnittsstruktur bei der das Aluminium der Metallelektroden 2506-8 sich bis zu dem Quarzsubstrat mit dem isolierenden Unterlagenfilm 2506-1 erstreckte. Bei diesem Ausführungsbeispiel sind die wichtigen Punkte die folgenden:
(1) Das Aluminium Al wird ohne Verwendung von AlSi als Source- und Drain-Metallelektrode 2506-8 benutzt.
(2) Die Temperatur der Wärmebehandlung nach dem Aufbringen der Al-Elektroden 2506-8 beträgt 470ºC.
Gemäß diesen Gesichtspunkten wird vorsätzlich eine Al-Spitzenerscheinung hervorgerufen.
Als Ergebnis wurden die Source- und Drain-Metallelektroden 2506-8 innerhalb der Diffusionslänge von 1 um von den Source-Kanal-PN-Übergangsflächen weg angeordnet und die Metallelektroden 2506-8 erstreckten sich bis zu dem Unterlagen-Quarzsubstrat 2506-1. Danach wurde zum Bilden eines Schutzfilmes ein Phosphorglasfilm mit 800 nm aufgebracht.
Nach dem gleichen Verfahren wie dem bei diesem Ausführungsbeispiel angewandten wurde ein Dünnf ilm-SOI-MOS-Transistor mit rekristallisiertem Silizium mit der Ausnahme erzeugt, daß eine Metallelektrode aus AlSi geformt wurde und die Temperatur der Wärmebehandlung nach dem Aufbringen der Metallelektrode 400ºC betrug, und mit dem Transistor gemäß diesem Ausführungsbeispiel verglichen. Als Ergebnis wurde festgestellt, daß der Transistor gemäß diesem Ausführungsbei spiel eine verbesserte Spannungsfestigkeit und Id-Vg- Kennlinien mit einem einwandfrei linearen Bereich hat.
Da gemäß der vorstehenden Beschreibung erfindungsgemäß der Energiebandabstand Eg&sub2; in der Sourcezone auf einen Wert eingestellt wird, der von dem Energiebandabstand Eg&sub1; in der Kanalzone verschieden ist, können sich Löcher unbehindert zwischen der Source und dem Kanal bewegen und es können gute Sättigungseigenschaften und eine hohe Source-Drain- Spannungsfestigkeit erzielt werden.
Außerdem werden in einem Dünnfilm-SOI-MIS-Transistor mit Heteroübergängen in dem Sourcebereich und dem Drainbereich die Heteroübergangsflächen innerhalb der Diffusionslänge Ld von den Verarmungsrändern der Source-Kanal-PN-Ubergänge weg ausgebildet, wodurch die Wirkungen erzielt werden, daß der Widerstand gegenüber der Kurvenknickerscheinung sowie die Source-Drain-Spannungsfestigkeit verbessert sind und der Dunkelstrom verringert ist.
Bei dem erfindungsgemäßen MIS-Transistor entsteht nicht die Erscheinung, daß die bei einem herkömmlichen Transistor, bei dem die Source-Kanal-PN-Übergänge Heteroübergänge sind und Heteroübergänge in den Verarmungsschichten der PN-Übergänge enthalten sind, der Dunkelstrom durch das Erzeugen des Stroms aus Defekten verstärkt ist, die als Entstehungsquellen oder als Pfade (beispielsweise für Sprungstrom) wirken.
Ferner ist ein Dünnfilm SOI-MIS-Transistor, der unter Verwendung eines Mischkristalls aus Silizium und Germanium als Halbleitermaterial gebildet ist und einen zumindest in einem Sourcebereich ausgebildeten Heteroübergang hat, durch folgendes charakterisiert:
(1) Der Mischkristallanteil y der Kanalzone (SiyGe1-y) ist größer als der Mischkristallanteil x der Source- und Drainzone (SixGe1-x) und der Mischkristallanteil x genügt der Bedingung x ≤ 0,12.
(2) Die SixGe1-x-Heteroübergangsfläche der Sourcezone ist innerhalb der Diffusionslänge Ld von dem Verarmungsrand des Source-Kanal-PN-Übergangs seitens der Source ausgebildet.
Es bestehen somit die Wirkungen, daß selbst bei einem MOS- Transistor, der auf einem Dünnfilm-SOI-Substrat mit einer Dicke, die so gering wie 50 nm ist, der parasitäre Widerstand der Sourcezone und der Drainzone verringert ist und die Ansteuerungskraft bzw. die Steilheit Gm unter Verhindern einer Verschlechterung derselben erhöht ist.
Die Erfindung ergibt auch die Wirkungen, daß die Kurvenknickerscheinung verhindert ist und die Source-Drain-Spannungsfestigkeit erhöht ist.
Ferner ist in einem Dünnfilm SOI-MIS-Transistor eine Metallelektrode einer Sourcezone innerhalb der Diffusionslänge Ld von dem Verarmungsrand des Source-Kanal-PN-Übergangs seitens der Source weg ausgebildet und erstreckt sich bis zu dem isolierenden Untergrundfilm, wodurch die Widerstandsfähigkeit gegenüber der Kurvenknickerscheinung sowie die Source-Drain-Spannungsfestigkeit verbessert sind, der parasitäre Widerstand der Sourcezone und der Drainzone beträchtlich verringert ist und eine Verschlechterung der Ansteuerungskraft bzw. Steilheit verhindert ist.
Obgleich bei jedem Ausführungsbeispiel ein SIMOX-Substrat verwendet wird, können natürlich SOI-Substrate verwendet werden, die nach einem anderen Verfahren hergestellt werden können.
Ein MIS-Feldeffekttransistor ist mit einer Halbleiterschicht eines ersten Leitungstyps mit einer Kanalzone, einem Fremdstoffbereich eines zweiten Leitungstyps, der einander gegenüberliegend eine Sourcezone und eine Drainzone bildet, zwischen denen die Kanalzone liegt, und einer an der Kanalzone mit einem dazwischenliegenden Gateisolierfilm ausgebildeten Gateelektrode versehen, wobei die Kanalzone und die Sourcezone jeweils aus Halbleitern mit voneinander verschiedenen Energiebandabständen bestehen. Der Transistor ermöglicht eine ünbehinderte Bewegung von Löchern zwischen der Sourcezone und der Kanalzone und hat gute Sättigungseigenschaften sowie eine hohe Source-Drain- Spannungsfestigkeit.

Claims

1. MIS-Transistor, der eine auf einem Isoliersubstrat (409- 2) mit einem ersten Halbleitermaterial eines ersten Leitungstyps gebildete Kanalzone (409-3), eine Sourcezone und eine Drainzone (409-8, 409-10) eines zweiten Leitungstyps, zwischen denen die Kanalzone= (409-3) liegt, und eine auf einer Häuptfläche der Kanalzone (409-3) unter Zwischenfügung eines Isolierfilms (409-4) gebildete Gateelektrode (409-5) aufweist, dadurch gekennzeichnet, daß die Sourcezone (409-8, 409-10) aus dem ersten Halbleitermaterial (409-8) und einem zweiten Halbleitermaterial (409-10) gebildet ist, dessen Energiebandabstand kleiner als derjenige des ersten Halbleitermaterials ist, und daß zwischen dem ersten und dem zweiten Halbleitermaterial außerhalb der in dem PN-Übergang zwischen der Sourcezone (409-8) und der Kanalzone (409-3) gebildeten Verarmungszone und innerhalb einer Diffusionslänge LD von dem Verarmungsrand weg ein Heteroübergang gebildet ist.

2. MIS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß der Verarmungsrand im wesentlichen auf die PN-Übergangsfläche zwischen der Sourcezone (409-8) und der Kanalzone (409-3) gelegt ist.

3. MIS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß das erste Halbleitermaterial Silizium ist und das zweite Halbleitermaterial ein Mischkristall aus Silizium und Germanium ist.

4. MIS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß das erste und das zweite Halbleitermaterial Verbindungshalbleiter sind.

5. MIS-Transistor nach Anspruch 4, dadurch gekennzeichnet, daß der als erstes Halbleitermaterial verwendete Verbindungshalbleiter GaAS1-xSbx ist und der als zweites Halbleitermaterial verwendete Verbindungshalbleiter GaAS1-ySby ist, wobei x < y ist.

6. MIS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Halbleitermaterial dadurch gebildet ist, daß in das erste Halbleitermaterial durch Ionenimplantation Atome eingesetzt sind, die von denjenigen des ersten Halbleitermaterials verschieden sind.

7. MIS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß zumindest die Sourcezone (409-8) eine Heteroübergangsfläche hat und als zweites Halbleitermaterial eine Mischkristallzone enthält, die aus Silizium mit einem Mischkristallanteil x und aus Germanium besteht, daß die Kanalzone (409-3) als Halbleiter des ersten Leitungstyps einen Mischkristall enthält, der aus Silizium mit einem Mischkristallanteil y und aus Germanium besteht, und daß die Mischkristallanteile x und y den Bedingungen x < y und x ≤ 0,12 genügen.

8. MIS-Transistor nach Anspruch 7, dadurch gekennzeichnet, daß die Heteroübergangsfläche nicht in der in dem PN-Ubergang gebildeten Verarmungsschicht enthalten ist und innerhalb einer Diffusionslänge Ld von dem Verarmungsrand des PN-Übergangs weg gebildet ist.

9. MIS-Transistor, der eine auf einem Isoliersubstrat (2203-2) mit einem ersten Halbleitermaterial eines ersten Leitungstyps gebildete Kanalzone (2203-3), eine Sourcezone und eine Drainzone (2203-8, 2203-10) eines zweiten Leitungstyps, zwischen denen die Kanalzone (2203-3) liegt, und eine auf einer Hauptfläche der Kanalzone (2203-3) unter Zwischenfügung eines Isolierfilms (2203-4) gebildete Gateelektrode (2203-5) aufweist, dadurch gekennzeichnet, daß die Sourcezone und die Drainzone (2203-8, 2203-10) aus dem ersten Halbleitermaterial (2203-8) und einer Metallelektrode (2203-10) gebildet sind und daß zumindest die Metallelektrode (2203-10) der Sourcezone außerhalb des Verarmungsschichtbereichs des PN-Übergangs zwischen der Kanalzone (2203-3) und der Source- und Drainzone (2203-8) und innerhalb einer Diffusionslänge Ld von dem Verarmungsrand der Source- und Drainzone (2203-8) seitens der Sourcezone weg liegt.

10. MIS-Transistor nach Anspruch 9, dadurch gekennzeichnet, daß die Metallelektrode (2203-10) zumindest der Sourcezone sich bis zu dem Isoliersubstrat (2203-2) erstreckt.

11. MIS-Transistor nach Anspruch 9, dadurch gekennzeichnet, daß die Metallelektroden (2203-10) aus Aluminium gebildet sind und nach dem Formen der Metallelektroden (2203-10) eine Wärmebehandlung bei im wesentlichen 470ºC ausgeführt wird.