DE3114970A1 - Kombinierte bipolare smos-transistoranordnung und verfahren zu ihrer herstellung - Google Patents

Kombinierte bipolare smos-transistoranordnung und verfahren zu ihrer herstellung

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DE3114970A1 DE19813114970 DE3114970A DE3114970A1 DE 3114970 A1 DE3114970 A1 DE 3114970A1 DE 19813114970 DE19813114970 DE 19813114970 DE 3114970 A DE3114970 A DE 3114970A DE 3114970 A1 DE3114970 A1 DE 3114970A1
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Description

Dipl.-Phys. O. E. Weber Patentanwalt
zugelassener Vertrat«- beim Europäischen Patentamt
Representative before the European Patent Office
ι 31U970
D-8000 München 71 Hofbrunnstraße 47
Telefon: (089)7915050
Telegramm: monopolweber
münchen
Telex: 05-212877
S 154
Supertex, Inc. 1225 Bordeaux Drive Sunnyvale, California 94086 USA
Kombinierte bipolare SMOS-Transistoranordnung und Verfahren zu ihrer HerGt ellung;
130065/0786
Die Erfindung betrifft allgemein eine DMOS-Halbleiteranordnung und ein Verfahren zu ihrer Herstellung und bezieht nich insbesondere auf eine solche DMQS-HaIbIeiteranordnung, die in einem verschiedenen Modus betrieben werden kann. Die Erfindung erstreckt sich auch auf die Herstellung einer solchen Anordnung.
Bei grundsätzlich bekannten DMOS-Halbleiteranordnungen beauent das Problem, dnß im eingoncualteten Zustand ein höherer Widerstand vorhanden ist als bei herkömmlichen bipolaren Transistoren. Ein weiteres Problem beatoht darin, daß im Betriebsbereich die Kennlinie nicht hinreichend glatt und keine ausreichend stabile Kurve ist, wenn die Spannung über dem Strom dargestellt wird. Es tritt vielmehr ein sogenannter ßücksperreffekt auf, so daß die Spannungs-Strom-Kennlinie für eine derartige Anordnunß keinen kontinuierlich ansteigenden Strom aufweist, der bei einer entsprechend vorgegebenen Betriebsspannung im wesentlichen linear ansteigt. Aufgrund des Rücksperreffektes zeigt die Kennlinie vielmehr eine Abnahme der Betriebsspannung gegenüber einem anfänglichen Spannungswort, so daß dadurch die Kennlinie eine bücke1-.förmige Konfiguration bekommt, deren gerätetechnische Auswirkung als Rückaperrung bezeichnet wird.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiteranordnung der eingangs näher genannten Art zu schaffen, welche unter Vermeidung des Rücksperreffektes im eingeschalteten Zustand einen besonders geringen Widerstand aufweist.
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: :■ .;.'■: 31U970
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Es sollen gemäß der Erfindung für die Halbleiteranordnung weiterhin auch im übrigen "besonders günstige Betriebsparameter erreicht werden.
Weiterhin soll gemäß der Erfindung ein Verfahren zur Herstellung einer erfindungsgemäßen Halbleiteranordnung· angegeben werden.
Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.
Gemäß der Erfindung wird der wesentliche technische Portschritt erreicht, daß eine DMQS-Halbleiteranordnung geschaffen wird, die auch als bipolarer Transistor arbeiten kann.
Weiterhin wird gemäß der Erfindung ein Halbleiterbauelement geschaffen, welches als kombiniertes Bauelement anzusprechen ist, da in einem einzigen Bauelement sowohl ein DHOS-Transistor als auch ein bipolarer Transistor gerätetechnisch verwirklicht sind. Das erfindungsgemäße Bauelement kann entweder als MOS- oder als bipolarer Transistor betrieben werden.
Gemäß einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Anordnung ist vorgesehen, daß der Emitter- und der Kollektorbereich der· bipolaren Transistoranordnung zugleich auch der Source- und der Drainbereich der SHOS-Transistoranordnung sind und daß ein elektrischer Kontakt vorgesehen ist, um eine elektrische Verbindung zu den Bereichen herzustellen, so daß ein Betrieb der gesamten Anordnung als SMOS-Bauelement und als bipolares Transistorbauelement ermöglicht ist.
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Ein zur Herstellung der erfindungsgemäßen Anordnung besonders gut geeignetes Verfahren zeichnet sich dadurch aus, daß sowohl die integrierte SMOS-Transistor anordnung als auch die bipolare TranaistoranoMnunß in demselben Halbleitersubstrat ausgebildet werden, daß der Emitter- und der Kollektorbereich der bipolaren Transistoranordnung als Source- und als Drainbereich der SMOS-Trausistoranordnung verwendet werden und daß elektrische Kontakte zu den Bereichen vorgesehen werden, um einen Betrieb der Anordnung als SMOS-Anordnung und als bipolare Transistoranordnung ermöglichen.
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; ; Γ j 31U970 -/r- /5
Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:
Fig. 1 einen Schnitt durch ein bekanntes DMOS-Halbleiterbauelement
Fig. 2-1OB jeweils im Schnitt die verschiedenen Stufen bei der Herstellung eines kombinierten DWOS-und eines vertikalen bipolaren Transistors gemäß der Erfindung, wobei die Pig«10 eine vollständige Ausführung; s form und die Figuren 1OA und 1OB weitere vollständige Ausführungsformen veranschaulichen, und
Fig.11 eine elektrische Ersatzschaltung für die in den Figuren 10 und 1OA dargestellten Ausführungsformen des Erfindungagegenstandea.
Die Fig.1 beschreibt ein bekanntes DMOS-Halbleiterbauelement. Gemäß der Darstellung in der Fig.1 ist; ein mit 10 bezeichneter Bereich N+ auf der Unterseite der bekannten DMOS-Anordnung dargestellt und arbeitet als ein gemeinsamer Drain-Bereich. Tn, dam mit 10 bo/,öichnoten gomeinonmen Drainbereich N+ ist ein mit 12 bezeichneter Bereich N- angeordnet, der ebenfalls ein Teil des gemeinsamen Drainbereichs ist. Eine Isolierschicht 14 ist auf der Oberfläche der DMOS-Anordnung nach der Fig.1 angeordnet. Ein Paar von mit 20 und 22 bezeichneten getrennten Bereichen P- ist innerhalb des mit 12 bezeichneten gemeinsamen Drainbereichs N- angeordnet. Eine Gate-Elektrode 24, die vorzugsweise aus dotiertem PoIysilizium besteht, ist durch eine dünne Isolierschicht 26 von der Halbleitersubstrat-Fläche getrennt. Die Gate-Elektrode 24 dient dazu, gleichzeitig ein Paar von Kanälen vorzuspannen, welche zwischen den mit 32 und 34- bezeichneten getrennten Sourcebereichen N+ angeordnet sind, welche in den mit 20 und 22 bezeichneten Bereichen P- liegen.
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Metallkontakte 36 dienen da au, einon elektrischen Aaechiuß zu "bilden, so daß auf diese Weise jeder getrennte Sourcebereich N+ mit dem ihn umgebenden Bereich P- elektrisch verbunden werden kann. Eine Drain-Elektrode oder ein Kontakt ist mit der Rückseite des mit 10 bezeichneten Bereichs N+ verbunden, und eine Gate-Elektrode oder ein Kontakt 4-2 ist mit der Gate-Elektrode 24 verbunden, und zwar durch eine öffnung in der Isolierschicht, welche die Gate-Elektrode im wesentlichen umgibt. Im Betrieb dient somit die Drain-Elektrode 40 als gemeinsame Drain-Elektrode, und die Gate-Elektrode 42 arbeitet in der Weiae, daß eine geeignete Vorspannung an die Gate-Elektrode angelegt wird, die aus Metall bestehen kann oder vorzugsweise eine aus dotiertem Polysilizium hergestellte Gate-Elektrode 24 ist, so daß dadurch ein Elektronenfluß von den mit 32 und 34 bezeichneten getrennten Sourcebereichen N"+ über die zwei Kanäle ermöglicht wird, welche durch die mit 20 und 22 bezeichneten Umgebungsbereiche P- gebildet sind.
Die Fig.2 ist eine erste Figur in einer Reihe von .Figuren, welche die Fabrikationsmethode des erfindungsgemäßen Halbleiterbauelementes veranschaulichen. In der Fig.2 ist ein Ausgangssubstrat dargestellt, welches bei der dargestellten bevorzugten Ausführungsform ein Substrat aus einem Silizium-Halbleitermaterial N+ ist. Es ist zu erkennen, daß entgegengesetzte Leitfähigkeitstypen verwendet werden können, und zwar entgegengesetzt zu den anhand der Zeichnung beschriebenen Bauelementen, um ein DMOS-Halbleiterbauelement zu schaffen, welches anstatt vom N-Kanal-Typ vom P-Kanal-Typ ist. Das Ausgangssubstrat nach der Fig.1, ein Substrat N+, ist in der Darstellung der Fig.1 in seiner Gesamtheit mit 10 bezeichnet. Es sei auch darauf hingewiesen, daß außer Silizium andere Halbleitermaterialien verwendet werden können, wenn dies zweckmäßig erscheint, um das in der vorliegenden Beschreibung erläuterte DMOS-Halbleiterbaueleraent herzustellen.
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Beispielsweise kann Galliumarsenid als Halbleitermaterial verwendet werden. Auch Germanium ist ein geeignetes Halbleitermaterial, welches anstatt des Siliziums verwendet werden kann, welches oben als bevorzugte Ausführungsform dargestellt wurde.
Gemäß der Darstellung in der J1Ig. 3 läßt man eine Epitaxialschicht 12 aus einem Halbleitermaterial vom Leitfähigkeitstyp N- auf dem Ausgangssubstrat wachsen, welches mit 10 bezeichnet und vom Leitfähigkeitstyp N+ ist. Gegebenenfalls kann das Ausgangssubstrat vom Leitfähigkeitstyp N- sein, und die Schicht oder der Bereich N+ kunn entweder durch Epitaxialwachstum aufgebracht werden oder durch Diffusion in das Ausgangssubstrat eingebracht werden, um die in der Fig.3 dargestellte Anordnung zu erzeugen. Der mit 10 bezeichnete Bereich N+ kann auch durch eine Ionenimplantation in die fiückseite eines Ausgangshalbleitersubstrats N-implantiert werden. Gemäß der Darstellung in der Fig.4 läßt man eine Isolierschicht 14 die vorzugsweise aus SiIi-Tsiumdioxyci besteht, beispielsweise durch thermisches oxidwachstum auf der Oberseite der mit 12 bezeichneten Epitaxialschicht N- aufwachsen. Die SiIiziumdioxidschicht 14 kann auch durch eine pyrolytische Technik aufgebracht werden.
Gemäß der Darstellung in der Fig.5 werden ein Paar von dünnen Bereichen 16 und 18 in der isolierenden Siliziumdioxidschicht 14 hergestellt. Dieses Paar von dünnen Bereichen 16 und 18 in der Isolierschicht 14 wird vorzugswoine durch die Verwendung einer phoüolit;lio(j;raphiuchfm Maske und einer Ätztechnik erzeugt.
Nach der Fig.6 besteht der Zweck der Erzeugung der dünnen Isolierendön Schichten 1β und 1ü darin, eine Ionenimplantation durch diese dünnen Isolierschichten hindurch herbeizuführen, um dadurch ein Paar von mit 20 und 22 bezeichneten BereiebJfi f+ Unter den dUrinön ge.'iUUen If.toJ.iörb§J?eichon 16 und 18 zu erzeugen.
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Die dickeren Isolatorschichtbereiche arbeiten als Maske und hindern P-Ionen daran, in den Halbleitersubstratbereich 10 unter die dickeren Oxidschichten injiziert zu werden, und es sind nur die getrennten, durch eine Ionenimplantation hergesbellten Bereiche 20 und 22, die aus einem Material vom Leitfähigkeitstyp P+ bestehen, innerhalb des Substratsbereich 10 angeordnet, und zwar wegen der geringen Dicke der zwei Isolierschichtbereiche 16 und 18, die bei vorhergehenden Verfahrensschritten erzeugt wurden.
der Fig.7 werden eine Heiho von Verfahrenaschritben an der in der Fig.6 dargestellten Anordnung ausgeführt. Vorzugsweise besteht der erste Verfahrensschritt darin, eirio cliinnG leolierncuichb vom Gate-Typ zu erzeugen, welche sich über einen Teil des oberen Isolierflächenabschnittes erstreckt, oder eine Schicht auf der Halbleiteranordnung, welche durch die mit 20 und 22 bezeichneten zwei Bereiche P+ begrenzt ist, die unter der Isolierschicht 14· angeordnet sind. Aus der Fig. 5 geht hervor, daß die erste Stufe unter der Isolierschicht 14· auf jeder Seite zur Mitte der Halbleiteranordnung hin allgemein mit 19 bezeichnet ist und sich auf die Ätzung bezieht, welche vorher ausgeführt wurde, um die geätzten, dünnen Bereiche 16 und 18 der Fig.5 zu bilden. Die zweite Stufe abwärts von der Isolierschicht 14· (wiederum von beiden Seiten gesehen, und zwar zur Mitte der Halbleiteranordnung hin) ist allgemein mit 21 bezeichnet und bezieht sich auf denjenigen Ätzvorgang, welcher dazu dient, die dünne Gate-Isolierschicht oder die Oxidschicht zu bilden, welche sich über die Oberfläche der Halbleiteranordnung nach der Fig.7 erstreckt. Es ist somit festzustellen, daß gemäß der obigen Beschreibung und der Darstellung in der Zeichnung die dünne Gate-Oxidschicht, welche durch photolithographische Maskierung und Ätzung hergestellt wurde, dünner ist als die anfänglich abwärts geätzten Bereiche, welche anhand der Fig.5 erläutert wurden
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·; :-; : ; 31H970 /β
und allgemein mit den Bezugszeichen 16 und 18 bezeichnet sind. Beispielsweise kann die dünne Gate-Isolierschicht eine Dicke von 1000 A aufweisen oder gegebenenfalls noch dünner ausgebildet sein.
Nach der Erzeugung der dünnen Gate-Oxidschicht, die vorzugsweise als Siliziumdioxidschicht ausgebildet ist, jedoch auch aus SiOp und Siliziumnitrid bestehen könnte, wird eine Polysiliziumschicht auf die Isolierschicht 14 aufgebracht, und nach einer photolithographischen Maskierung und Ätzung wird nach der Fig.7 ein Polysiliziumbereich gebildet (im wesentlichen zentral zwischen den auf Abstand voneinander angeordneten, mit 20 und 22 bezeichneten Bereichen P+), und zwar auf einem dünnen Gate-Oxidschichtbereich 26.
Anschließend wird eine. P-Ionenimplantation durchgeführt, indem beispielsweise Borionen verwendet werden, um einen flachen Bereich 23 in dem mit 12 bezeichneten Bereich N-aufeinander gegenüber angeordneten Seiten der Polysilizium-Gate-Elektrode 24 zu bilden. Gemäß der Darstellung in der Fig.7 erstrecken sich die durch Ionenimplantationen erzeugten Bereiche 23 vom Leitfähigkeitstyp P unter den dünnen Gate-Oxid-Isolierschichtbereich 26, welcher sich am Rand entlang erstreckt, und zwar zwischen den ersten abgeätzten Bereichen 19 und den zweiten abgeätzten Bereichen 21 erstreckt, außer für den Abschnitt des Halbleitersubstrats, welches unter der aus isolierendem PoIysiliziumoxid gebildeten Gate-Elektrode 24 angeordnet ist. Deshalb arbeitet die Polysilizium-Gate-Elektrode 24 als Maske während der P-Ionenimplantation.
Nach der Darstellung in der Fig.8 werden öffnungen 28 und 30 gebildet, und zwar durch photolithographische Maskierung und Ätzung, und zwar in der dünnen Gate-Isolierschicht auf gegenüberliegenden Seiten des Polysiliziumbereichs 24,
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ZO
der auf der dünnen Gate-Oxidschicht 26 angeordnet ist, um selbst ausgerichtete Sourcebereiche 32 und 34· vom Leitfähigkeitstyp BT+ zu bilden, und zwar unter den öffnungen 28 bzw. 30. Die Sourcebereiehe 32 und 34-werden vorzugsweise durch Diffusion gebildet, können jedoch gegebenenfalls auch durch Ionenimplantation hergestellt werden, und zwar entweder in Form einer dünnen Oxidschicht oder in Form reinen Siliziums. Die mit 32 und 34· bezeichneten Sourcebereiche N+ werden mit Verunreini.tfunpjori vom LoHffihlgkoifcotyp N wie Phosphor oder Arsen gebildet. Das gekrümmte oder abgestufte Profil, welches in der Ii1Ig.8 für den unteren Bereich der mit 20 und 22 bezeichneten Bereiche P+ dargestellt ist, wird während des Eindiffundierens hergestellt, welches erfolpt, wenn dio mit; ;'O und ?.?. bözoicbuetwn Bereiche P+ gebildet werden, wobei der flachere Bereich aus den anfangs vorhandenen flachen Bereichen 23 vom Leitfähigkeitstyp P hergestellt wir.'d. Während der Ausbildung der getrennten Sourcebereiche 32 und 34- vom Typ N+ wird die Gate-Elektrode 24· mit Verunreinigungen dotiert und wird dadurch elektrisch leitend, so daß sie als leitende Gate-Elektrode arbeiten kann. Diese Gate-Dotierung kann getrennt für eine bestimmte Leitfähigkeitsstouerung ausgeführt werden.
Nach der Fig.9 wird eine Isolierschicht (vorzugsweise eine Siliziumdioxidschicht) abgelagert oder über der Oberfläche der Halbleiteranordnung durch aufwachsen gebildet, so daß die Gate-Elektrode 24 mit einem dielektrischem Material eingekapselt wird. Anschließend wird durch eine photolithographische Maskierung und Ätzung ein Paar von Öffnungen erzeugt, die über die auf Abstand voneinander angeordneten Sourcebereiche 32 und 34- vom Typ N+ gemäß der Darstellung in der Fig.9 gebildet werden.
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Nach, der Darstellung in der Fig.10 werden ähnliche ausgeätzte öffnungen durch eine photolithographische Maskierung und Ätzung über den mit 20 und 22 bezeichneten Bereichen P- ausgebildet, und zwar kann dies in einem Schritt geschehen, (der gesamte Vorgang entspricht der Darstellung in der Fig.9), es können jedoch dafür auch zwei Schritte verwendet werden. Es ist zu bemerken, daß die mit 20 und 22 bezeichneten Bereiche P anfangs ausgeprägte Bereiche vom Leitfähigkeitstyp P+ sind und auch Bereiche vom Leitfähigkeitstyp P+ bleiben (wie es in den Figuren 8,9,10 und 10A dargestellt ist), nachdem die gesamte Wärmebehandlung einschließlich des Eindiffundierens abgeschlossen ist. Nachdem die öffnungen durch die Isolierschichtabschnitte ausgebildet sind, und zwar über den auf Abstand voneinander angeordneten Bereichen 32 und 34 vom Typ N+ und über den auf Abstand voneinander angeordneten Bereichen 2o und 22 vom Typ P+ und nachdem eine öffnung in der Isolierschicht ausgebildet wurde, die über der dotierten Polysilizium-Gate-Elektrode 24· angeordnet ist, wird Metall (beispielsweise Aluminium) auf der Oberfläche als dünne Schicht abgelagert und geätzt (unter Anwendung einer photolithographischen Maskierung und Atzung), um getrennte elektrische Kontakte 36A für die mit 20 und 22 bezeichneten Bereiche P+ zu bilden, um weiterhin getrennte, auf Abstand voneinander angeordnete elektrische Kontakte 38 für die auf Abstand voneinander angeordneten Bereiche 32 und 34- vom Typ IT+ und um einen elektrischen Kontakt 42 für die dotierte PoIysilizium-Gate-Elektrode 24 zu bilden. Ein dünner, metallischer, ohmiger Kontakt aus Aluminium, Gold oder Chromsilber wird auf der Rückseite der Halbleiteranordnung hergestellt, so daß dadurch ein ohmiger Kontakt mit dem Drainbereich 10 vom Leitfähigkeit styp N+ gebildet wird. Die Verwendung von getrennten Bereichen 32 und 34 vom Typ N+, von getrennten Bereichen und 22 vom Typ P+ und von Bereichen 12 und 10 vom Typ N, als (N-)-Kanal-DMOS-Halbleiterbauelement oder als bipolarer NPN-Transistor wird nachfolgend beschrieben.
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; L .-". ·; 31H970 U
Die Fig.1OA veranschaulicht eine alternative Ausführungsform zu der Halbleiteranordnung nach der Fig.10, welche keinen Bereich 10 vom Leitfähigkeitstyp N+ aufweist, der auf der Untorßoito dor Hn IMo it or anordnung angeordnet ist, sondern statt dessen einen metallischen ohmigen Kontakt 4OA mit einem darunter angeordneten Bereich N+ innerhalb des mit 1? boKeichael;on. Boroiche N- nut'weiot (dor alo Substrat dient). Der Bereich N+, welcher unter dem metallischen Kontakt 4OA angeordnet ist, wird vorzugsweise zur selben Zeit wie die voneinander getrennten Sourcebecoiche >' und oL\- vom Typ ιΝ·μ üuu^ebiJdot, um ei non p;uUön elektrischen Kontakt mit geringem Widerstand zu dem Bereich 12 vom Typ IT- zu erreichen. Die DHOS-Anordnung nach döt1 Ji'ig.iOA arbeileU i.n derselben. Wcico wie die DMOB-Anordnung nach der Fig.10 und kann entweder als DMOS-Bauelement oder als vertikaler polarer Transistor verwendet werden.
In der i'ig.lOB ist eine kombinierte (W-Kanal) DNOS-und laterale NPN-Anordnung dargestellt. Ähnliche Bezugszeichen, werden in der Fig.1OB ebenso wie in der Fig.1OA verwendet, um dieselben Bereiche zu bezeichnen, mit Ausnahme eines (N+)-Drain/Kollektorbereichs 3^B und eines elektrischen Kontakten ^8B1 der mi.t; dem (N+)-Drain/KolloktorberoLchn VfB und dem Substratbereich 12 vom Typ l\- verbunden ist. Somit wird eine laterale NPN-Transistoranordnung gebildet, welche einen mit 32 bezeichneten Emitterbereich N+, einen mit 20 bezeichneten Basisbereich P und einen mit 34B bezeichneten Kollektorbereich Ή+ aufweist. "Vorzugsweise weist der Basisbereich 20 einen tiefen (mit geringem Widerstand ausgestatteten) Bereich P+ unter dem Kontakt 36A auf und einen flacheren Bereich P, welcher sich bis zur Oberfläche erstreckt und mit dem Gate-Oxidbereich in Verbindung steht, welcher unter dem dotierten Polysilizium-Gate 24 ausgebildet ist.
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Die (N-Kanal)-DMOS-Anordnung besteht aus einem Sourcebereich 32 vom Typ N+, einem Kanalbereich 20 vom Typ P (unter dem auf Abstand angeordneten, dotierten Polysilizium-Gate 24) und dem Drainbereich 34B vom Typ N+.
Die Fig.11 zeigt ein elektrisches Ersatzschaltbild der Halbleiteranordnung nach der Fig.10 oder der Halbleiteranordnung nach der Fig.1OA, und zwar somit eine Ersatzschaltung einer kombinierten bipolaren und MOS-Anordnung, die in einem dualen Modus arbeiten kann (wodurch verhindert wird, daß ein gesättigtes bipolares Element schnelle Schaltvorgänge ausführt). Die Bezugsζeichen, die in dem Ersatzschaltbild nach der Fig.11 verwendet werden, entsprechen den Be zug.s ζ eichen, die in den Figuren 10 und 1OA verwendet wurden. Demgemäß dient nach der Fig.10 die Drain-Elektrode 40 sowohl als Drain-Elektrode für die gemeinsamen Drainbereiche 12 und 10 vom Typ N der in der Fig.10 dargestellten DMOS-Halbleiteranordnung oder als Kollektor-Elektrode für den vertikalen NPN-Transistor, welcher durch die Verwendung der Elektrode 38 gebildet wird, die als Emitter arbeitet, und zwar entweder mit dem Bereich 32 vom Typ N+ (Emitter) oder mit dem Bereich 34 vom Typ N+ (Emitter), in Abhängigkeit davon, welche Seite der DMOS-Anordnung nach der Fig.10 als vertikale ΝΡΙί-Transi st or anordnung verwendet wird. Die Elektrode 36A arbeitet als Basis, und zwar entweder mit dem Bereich 20 vom Typ P+ (Basis) oder mit dem Bereich 22 vom Typ P+ (Basis), in Abhängigkeit davon, welcher Bereich ausgewählt wird, um als Basis-Bereich zu dienen. Eine Diode wird zwischen dem Kontakt 4OA,40 und dem Kontakt 38 gebildet.Gegebenenfalls wird die Halbleiteranordnung als kombinierter dualer vertikaler NPIi-Transistör betrieben, und zwar mit getrennten Emitter-Bereichen 32 und 34 vom Typ N+, getrennten Basis-Bereichen 20 und 22 vom Typ P+ und einem gemeinsamen Kollektor (Bereich 12 vom Typ N- und Bereich 10 vom Typ N+).
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Beim Betrieb als vertikaler NPN-Transistor arbeitet der Bereich 10 vom Typ N+ als Hochleitfähigkeits-Subkollektorbereich.
Aus der Pig.1OA ist ersichtlich, daß in ähnlicher Weise die Drain-oder die Kollektor-Elektrode 4OA entweder als Drain-Elektrode für den gemeinsamen Drainbereich 12 vom Typ N- arbeitet (beim DMOS-Betrieb) oder als Kollektor-Elektrode arbeitet (für den Betrieb als vertikaler NPN-Transistor), wobei entweder der mit 32 bezeichnete Eraitterbcroich Wh-, der mit 20 bezeichnete Basisbereich P+ und der mit 12 bezeichnete Kollektorbereich N- oder der mit 54- bezeichnete Emitterbereich N+ der mit 32 bezeichnete Basisbereich P+ und der mit 12 bezeichnete Kollektorbereich N- verwendet worden.
Ein besonders wesentlicher Vorteil der kombinierten DMOS-Anordnung und der bipolaren Transistoranordnung nach Pig.10 oder 1OA besteht darin, daß dieses kombinierte Halbleiterbauelement nur den Raum eines einzigen Bauelementes benötigt und dabei dennoch sowohl einen bipolaren als auch ein unipolaren Betrieb ermöglicht. Um den unerwünschten oben beschriebenen Rücksperreffekt im Betrieb zu vermeiden, bi.ldoa die Boreiche 20 und 22 vom Typ P+ eine Diode (siehe Fig.11), um die Rücksperrung zu verhindern. Das erfindungsgemäße Bauelement,welches eine Kombination aus einem DMOS-Bauelement und einem vertikalen bipolaren Translator darstellt, hat eine hohe Eingangsimpedanz und ist für außerordentlich schnelle Schaltvorgänge geeignet, weil die Vorteile eines bipolaren Bauelementes und eines Feldeffekttransistors miteinander vereinigt sind. Wenn die Kombinationsanordnung abgeschaltet wird, wird der Betrieb als bipolare Anordnung abgeschaltet, wonach zunächst der DMOS-Betrieb abgeschaltet wird.
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IS
Die oben "beschriebene Betriebsweise ist zweckmäßig, weil es sehr schwierig ist, bei einem bipolaren Transistor schnelle SchaItvorgänge auszuführen, und zwar wegen des sekundären Durchbruchs. Nachdem der bipolare Transistor jedoch eingeschaltet ist, hat er einen viel geringeren Einschaltwiderstand als eine unipolare HOS-Anordnung. Somit weist die erfindungsgemäße Anordnung den Vorteil optimaler Betriebseigenschaften von beiden genannten Bauelemententypen auf, die in einer einzigen Anordnung kombiniert sind.
Es können im Eahmen der Erfindung auch Mehrfach-Epitaxialschichten verwendet werden, wenn dies zweckmäßig erscheint, um eine entsprechende Anordnung zu erzeugen, und dadurch würde der interne Widerstand vermindert. Es ist auch darauf hinzuweisen, daß die verschiedenen Bereiche vom Typ H oder P entweder durch thermische Diffusion oder durch Ionenimplantation hergestellt werden können," in Abhängigkeit davon, welches Verfahren unter den gegebenen Voraussetzungen zweckmäßiger erscheint. Während eine DMOS-Anordnung als bevorzugte Ausführungsform betrieben wurde, ist jedoch zu bemerken, daß sowohl ein VMOS- als auch eine UMOS-Anordnung anstatt der DMOS-Anordnung verwendet werden könnte. Es ist hervorzuheben, daß die Bezeichnung "SMOS", die im Patentbegehren verwendet wird, auch die Anordnungen vom Typ DMOS, VMOS oder UMOS umfassen soll, die in einer Kombination mit einem bipolaren Transistor in einer integrierten Anordnung verwendet werden.
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Claims (36)

  1. Patentansprüche
    J Kombinierte·bipolare SMOS-Transistoranordnung, welche in Kombination eine integrierte SMOS-Transistoranordnung mit einer Source und einer Drain, welche dazwischen wenigstens einen Kanal festlegen und ein über dem Kanal angeordnete^ Gate,sowie eine bipolare Transistoranordnung mit einem Emitter, einer Basis und einem Kollektor aufweist, dadurch gekennzeichnet , daß der Emitter- und der Kollektor-Bereich der bipolaren Transistoranordnung zugleich siuch der Source« und der Dra.in~Bero.ich der SMOS-Transistoranordnung sind und daß ein elektrischer Kontakt vorgesehen ist, um eine elektrische Verbindung zu den Bereichen herzustellen, so daß ein Betrieb der gesamten Anordnung als SMOS-Bauelement und als bipolares Transißtorbauölemenü ermöglicht
  2. 2. Kombinierte bipolare SMQS-Transistüranordnung, nach Anspruch 1, dadurch gekennzeichnet, daß die SMOS-Transistoranordnung eine DMOS-Anordnung ist.
  3. 3. Kombinierte bipolare SMOS-Transistoranordnung,nach Anspruch 1, dadurch g θ k e η η ·/, eich α θ l, daß die SMOS-Transistoranordnung eine VMOS-Anordnung ist.
  4. 4·. Kombinierte bipolare SMOS-Transi st or anordnung, nach Anspruch 1, dadurch gekennzeichnet, daß die SMOS-Transiöboranordnunß ein.© IJMOß-Anordnunp; ist.
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  5. 5· Kombinierte bipolare SMOS-Transistoranordnung, nach Anspruch 2, dadurch gekennzeichnet, daß die bipolare Transistoranordnung eine vertikale bipolare Transistoranordnung ist, daß der Emitter- und der Kollektor-Bereich der vertikalen bipolaren Transistoranordnung der Source- und der Drain-Bereich der DMOS-Anordnung sind und daß ein elektrischer Kontakt vorgesehen ist, um eine elektrische Verbindung mit den Bereichen herzustellen, damit der Betrieb der Anordnung als DMOS-Anordnung und als polare Transistoranordnung ermöglicht wird.
  6. 6. Kombinierte bipolare SMOS-Transistoranordnung,nach Anspruch 5» dadurch gekennzeichnet, daß die DMOS-Anordnung mehrere getrennte Bereiche von einem der Source- und der Drain-Bereiche eines Leitfähigkeitstyps aufweist, daß weiterhin ein gemeinsamer Bereich der anderen der Source- und Drain-Bereiche des anderen Leitfähigkeit styps vorgesehen ist, daß getrennte Bereiche des entgegengesetzten Leitfähigkeitstyps in den gemeinsamen Bereich angeordnet sind und daß jeder im wesentlichen jeden aus der Mehrzahl der getrennten Bereiche des einen von den Source- und den Drain-Bereichen umgibt, und daß der elektrische Kontakt getrennte elektrische Verbindungen zu jedem aus der Mehrzahl der getrennten Bereiche des einen der Source- und Drain-Bereiche, zu dem gemeinsamen Bereich und zu jedem der getrennten Bereiche des entgegengesetzten Leitfähigkeitstyps liefert.
  7. 7. Kombinierte bipolare SMOS-Transistoranordnung, nach Anspruch 6, dadurch gekennzeichnet, daß die Mehrzahl der getrennten Bereiche des einen der Source- und Drain-Bereiche ein Paar von auf Abstand voneinander angeordneten Sourcebereichen ist und daß der gemeinsame Bereich ein gemeinsamer Drainbereich ist.
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  8. 8. Kombinierte bipolare SMOS-Transistoranordnung, nach. Anspruch 6, dadurch gekennzeichnet, daß die Mehrzahl der getrennten Bereiche des einen der Source- und Drain-Bereiche ein Paar von auf Abstand voneinander angeordneten Drainbereichen ist und daß der geraeinsame Bereich ein gemeinsamer Sourcebereich ist.
  9. 9- Kombinierte bipolare SHOS-Transistoranordnung, nach Anspruch 6,7 oder 8, dadurch gekennzeichnet, daß zumindest einer der getrennten Bereiche des entgegengesetzten Leitfähigkeitstyps der Basisbereich der vertikalen bipolaren Transistoranordnung ist.
  10. 10. Kombinierte bipolare SMOS-Transistoranordnung,nach Anspruch 9, dadurch gukennzeichne t, daß der Source- und der Drainbereich vom Leitfähigkeitstyp N sind und daß dor Baaiebereich vom Löitfähigkoitstyp P ist.
  11. 11. Kombinierte bipolare SMOS-Transistoranordnung, nach Anspruch 9» dadurch gekennzeichnet, daß der Source- und der Drainbereich vom Leitfähigkeitstyp P sind und daß dor Baainboreich vom Leitfh'hißkoita« typ N ist.
  12. 12. Kombinierte bipolare SMOS-Transistoranordnung, nach Anspruch 1,2,^16,7,8,9,10 odor 11, fladuj-ch gekennzeichnet, daß die Gate-Elektrode eine dotierte Polysiliziumelektrode ist.
  13. 13. Kombinierte bipolare SMOS-Transistoranordnung, nach Anspruch 1,2,5 6,7,8,9,10 oder 11, dadurch g e kennaeichnet, dnß ojiae öili/.iumdioxjflnchioht unter der Gate-Elektrode angeordnet ist, daß die kombinierte Anordnung aus Silizium besteht und daß ein rüqkwärtiger ohmiger Kontakt in elektrischer Verbindung mit
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    dem gemeinsamen Bereich steht.
  14. 14. Kombinierte "bipolare SMOS-Transi st or anordnung, nach Anspruch 13, dadurch gekennzeichnet, daß der rückwärtige ohmige Kontakt ein ohmiger Kontakt mit dem gemeinsamen Drairibereich und einem Kollektorbereich ist.
  15. 15. Kombinierte bipolare SMOS-Transistoranordnung, nach Anspruch 13, dadurch'g ekennzeichnet, daß der rückwärtige ohmige Kontakt ein ohmiger Kontakt mit einem gemeinsamen Sourcebereich und einem Kollektorbereich ist.
  16. 16. Kombinierte bipolare SMOS-Transistoranordnung, nach Anspruch 1,2,5?6,7,8,9>1O oder 11, dadurch g e k e η η zeichnet, daß eine Siliziumdioxidschicht unter der Gate-Elektrode angeordnet ist, daß die kombinierte Anordnung aus Silizium besteht und daß ein vorderer ohmiger Kontakt in elektrischar Verbindung mit dem gemeinsamen Bereich steht.
  17. 17. Kombinierte bipolare SMOS-Transistoranordnung, nach Anspruch 16, dadurch gekennz eichnet, daß der ohmige Kontakt ein ohmiger Kontakt mit einem gemeinsamen Drainbereich und einem Kollektorbereich ist.
  18. 18. Kombinierte bipolare SMOS-Transistoranordnung, nach Anspruch 16, dadurch gekennzeichnet, daß der ohmige Kontakt ein ohmiger Kontakt mit einem gemeinsamen Sourcebereich und einem Kollektorbereich ist.
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  19. 19. Kombinierte bipolare SMOS-Transistoranordnung, nach Anspruch 2, dadurch gekennzeichnet, daß die DMOS-Anordnung eine laterale "bipolare Transistoranordnung ist, die einen Emitter-, einen Basis- und einen Kollektorbereich aufweist, daß der Emitter- und der Kollektorbereich der lateralen bipolaren Transistoranordnung der Source- und der Drainbereich der DMOS-Transistoranordnung sind.
  20. 20. Verfahren zur Herstellung einer bipolaren SMOS-Transistor-Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sowohl die integrierte SMOS-Transistoranordnung als auch die bipolare Transistoranordnung in demselben Halbleitersubstrat ausgebildet werden, daß der Emitter- und der Kollektorbereich der bipolaren Transistoranordnung als Source- und als Drainbereich der SMOS-Transi st oranordnung verwendet werden und daß elektrische Kontakte zu den Bereichen vorgesehen werden, um einen Betrieb der Anordnung als SMOS-Anordnung und als bipolare Transistoranordnung ermöglichen.
  21. 21. Verfahren zur Herstellung einer bipolaren SMOS-Transi stor-Harbleiteranordnung nach Anspruch 20, dadurch, gekennzeichnet, daß die SMOS-Transistoranordnung als DMOS-Anordnung ausgebildet wird, wobei die bipolare Transistoranordnung als eine vertikale bipolare Transistoranordnung hergestellt wird.
  22. 22. Verfahren zur Herstellung einer bipolaren DMOS-Transistor-Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß sowohl die integrierte DMOS-Transistoranordnung als auch die vertikale bipolare Transistoranordnung durch folgende Verfahrensschritte hergestellt werden:
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    Es wird ein Paar von Bereichen desselben Leitfähigkeitstyps hergestellt, wobei einer der Bereiche leichter als der andere aus dom Paar der Bereiche dotiert wird, es werden auf Abstand voneinander angeordnete Bereiche des entgegengesetzten Leitfähigkeitstyps innerhalb des einen Paares von Bereichen hergestellt, es wird ein getrennter Bereich des einen Leitfähigkeitstyps in jedem der auf Abstand voneinander angeordneten Bereiche des entgegengesetzten Leitfähigkeitstyps hergestellt und es werden elektrische Kontakte ausgebildet, um eine elektrische Verbindung mit, dom anderen Paar von Bereichen herzustellen, so daß auch eine elektrische Verbindung zu jedem der auf Abstand voneinander angeordneten Bereiche . des entgegengesetzten Leitfähigkeitstyps und zu jedem getrennten Bereich des einen Leitfähigkeitstyps hergestellt ist.
  23. 23. Verfahren zur Herstellung einer bipolaren DMOS-'Jiransistor-HaIbleiteranordnung nach Anspruch 22, dadurch gekennzeichnet, daß das Paar von Bereichen aus einem gemeinsamen Drainbereich und einem Kollektorbereich gebildet wird, daß jeder der getrennten Bereiche mit einem Leitfähigkeitstyps als Sourcebereich und als Emitterbereich ausgebildet wird, wobei wenigstens einer der auf Abstand voneinander angeordneten Bereiche des entgegengesetzten Leitfähigkeitstyps als Basisbereich ausgebildet wird.
  24. 24. Verfahren zur Herstellung einer bipolaren DMOS-Transistor-Halbleiteranordnung nach Anspruch 22, dadurch gekennzeichnet, daß das· Paar von Bereichen als gemeinsamer Sourcebereich und als Kollektorbereich ausgebildet wird, daß jeder der getrennten Bereiche des einen Leitfähigkeitstyps als Drainbereich und als
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    Emitterbereich ausgebildet wird und daß wenigstens einer der auf Abstand voneinander angeordneten Bereiche dos entgegengesetzten Leitfähigkeitstyps nls Basisbereich, ausgebildet wird.
  25. 25. Verfahren zur Herstellung einer bipolaren DMOS-Transistor-Halbleiteranordnung nach Anspruch 23 oder 24, dadurch gekennzeichne t, daß der Source- und der Drainbereich sowie der Emitter- und der Kollektorbereich als Bereiche vom Leitfähigkeitstyps N ausgebildet werden.
  26. 26. Verfahren zur Herstellung einer bipolaren DMOS-Transistor-Halbleiteranordnung nach einem der Ansprüche 25 oder 24, dadurch g θ k Q η η. ζ e i c h η ο t, daß der Source- und der Drainbereich sowie der Emitter- und dar Kollektorbereich als Bereiche vom Leitfähiekeitstyps P ausgebildet werden.
  27. 27. Vorfahren zur Herstellung einer bipolaren JOMOS-Transistor-Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß sowohl die integrierte DMOS-Transistoranordnung als auch di© vertikale bipolare Transistoranordnung nach folgenden Verfahrensschritten hergestellt werden: Es wird ein Bereich eines bestimmten Leitfähigkeitstyps gebildet, es werden auf Abstand voneinander angeordnete Bereiche des entpjegangeaetiibQn Leitf-ihi^koitßtyps innerhalb uen Bereichs des einen Leitfähigkeitstyps ausgebildet, os wird ein getrennter Bereich des einen Leitfähigkeitstyps in ,jedem der auf Abatnnd von tu nand or iiriKöordnetoii Boroiche des entgegengesetzten Leitfähigkeitstyps gebildet und es werden elektrische Kontakte hergestellt, um eine elektrische Verbindung mit dem Bereich des einen Leit-
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    fähigkeitstyps, mit jedem der auf Abstand voneinander angeordneten Bereiche des entgegengesetzten Leitfähip;-keitstyps und mit jedem getrennten Bereich des einen Leitfahigkeitstyps herzustellen.
  28. 28. Verfahren zur Herstellung einer bipolaren DMOÜ-Transistor-Halbleiteranordnung nach Anspruch 27, dadurch g ο k θ η η ?, θ i c η η θ t, daß der Bereich des einen Leitfahigkeitstyps als gemeinsamer Drainbereich und als Kollektorbereich ausgebildet wird, daß jeder getrennte Bereich des einen Leitfahigkeitstyps als Sourceboreich und als Emitterbereich ausgebildet wird und daß wenigstens einer der auf Abstand voneinander angeordneten Bereiche des entgegengesetzten Leitfahigkeitstyps als Basisbereich ausgebildet wird.
  29. 29. Verfahren zur Herstellung einer bipolaren DMOS-Transistor-Halbleiteranordnung nach Anspruch 27, dadurch gekennzeichnet, daß der Bereich des einen Leitfahigkeitstyps als gemeinsamer Sourcebereich und Kollektorbereich ausgebildet wird, daß jeder der getrennten Bereiche des einen Leitfahigkeitstyps als Drainbereich und als Emitterbereich ausgebildet wird und daß wenigstens einer der auf Abstand voneinander angeordneten Bereiche des entgegengesetzten Leitfahigkeitstyps als Basi.ßbereich ausgebildet wird.
  30. 30. Verfahren zur Herstellung einer bipolaren DMQS-Transistor-Halbleiteranordnung nach den Ansprüchen 28 oder 29, dadurch gekennzeichnet, daß der Source- und der Drainbereich sowie der Emitter- und der Kollektorbereich als Bereiche vom Leitfähigkeitstyp ET ausgebildet werden.
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  31. 31. Verfahren zur Herstellung einer bipolaren DMOS-Transistor-Halbleiteranordmmg nach den Ansprüchen 28 oder 29, dadurch gekennzeichnet;, daß der ßource- und der Drainbereich sowie der Emitter- und der Kollektorbereich als Bereiche vom Leitfnhigkeitstyp P ausgebildet werden.
  32. 3£. Verfahren aur Herstellung einer bipolaren DMQS-Tranaistor-Halbleiteranordnung nach den Ansprüchen 21,22, 23,24,25,26,27,28,29,5ο oder 31, dadurch gekennzeichnet, daß die Transistoranordnung eingeschaltet wird, indem zunächst die integrierte DMOS-Transistöranordnung als DMOo-Bauelement betrieben wird, wovor die vertikale bipolare Transistoranordnung als bipolares Bauelement arbeitet, und daß die Tranuiatoranordnung abgeschaltet wird, indem zunächst der Betrieb des bipolaren Bauelementes abgeschaltet wird, bevor der Betrieb des DMüü-Bouelemenües abgouchfiltel" wird.
  33. 33· Verfahren zur Herstellung einer bipolaren DMOS-Transistor-Halbleiteranordnung nach dem Anspruch 32, dadurch gekennzeichnet, daß der Source- und der Drainbereich sowie der Emitter- und der Kollektorbereich als Bereiche vom Leitfähigkeitstyp N ausgebildet werden.
  34. 34, Vorfahren ssur Herstellung; einer bipolaren DMOS-Iransistor-Halbleiteranordnung nach dem Anspruch 32, dadurch gekennzeichnet, daß der Source- und der ürainberoieh aowie dor ,Emitter- und dor KollekUorboreich als Bereiche vom Leitfähigkeitstyp P ausgebildet werden.
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  35. 35. Verfahren zur Herstellung einer bipolaren SMOS-Traneistor-Halbleitoranordnung nach Anspruch 2o, dadurch gekennzeichnet, daß die SHOS-Transistoranordnung als eine DMOS-Anordnung ausgebildet wird, daß die bipolare Transistioranordnunp; ola laterale bipolare Transistoranordnung ausgebildet wird und daß der Emitter- und der Kollektorbereich der lateralen bipolaren Transistoranordnung als Source- und als Drainborelch der DMOo-Transistoranordnung ausgebildet werden.
  36. 36. Verfahren zur Hers bellung einer bipolaren SMOS-'Dransistor-Halbleiteranordnung nach Anspruch 35» dadurch gekennzeichnet, daß die Transistoranordnung eingeschaltet wird, indem zunächst die integrierte DMOS-Transistöranordnung als DMOS-Bauelement betrieben wird, wovor die laterale bipolare Transistoranordnung als bipolares Bauelement arbeitet, und daß die Transiatoranorduuüß abgeochultet wird, indem zunächst der Betrieb des bipolaren Bauelementes abgeschaltet1 wird, bevor der Betrieb des DIlOS-Bauelementes abgeschaltet wird.
    37· Verfahren zur Herstellung einer bipolaren SMOS-Transistor-Halbleiteranordnung nach Anspruch 2o, dadurch gekennzeichnet, daß die Transistoranordnung eingeschaltet wird, indem zunächst die integrier be ÜMOS-Transiötoranordnunp; als SMOÜ-Baueleinent betrieben wird, wovor die bipolare Trarisistor-anordnung als bipolares Bauelement arbeitet, und daß die TransisToranordnung abgeschaltet wird, indem zunächst der Betrieb des bipolaren Bauelementes abgeschaltet wird, bevor der Betrieb des SMOS-Bauelementes abgeschaltet wird.
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