DE3447220C2 - - Google Patents
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- 239000002019 doping agent Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 4
- 239000011819 refractory material Substances 0.000 claims description 4
- 210000003811 finger Anatomy 0.000 claims 13
- 239000007772 electrode material Substances 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 22
- 235000012431 wafers Nutrition 0.000 description 21
- 238000001465 metallisation Methods 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 210000004072 lung Anatomy 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000006263 metalation reaction Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000009416 shuttering Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000012549 training Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
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- Computer Hardware Design (AREA)
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Description
Die Erfindung bezieht sich auf einen Thyristor
mit Abschaltvermögen
gemäß dem Oberbegriff des
Anspruches 1 sowie ein Verfahren zu dessen Herstellung.
Da der Aufbau einer Steuerelektrode hoher Impedanz als Me
tall-Oxid-Halbleiter(MOS)-Aufbau ausgeführt sein kann und
da der interessierende Thyristor Abschaltvermögen durch Vor
spannen der Steuerelektrode besitzt, ist ein passender Aus
druck für den betreffenden Thyristor ein MOS-Abschaltthyristor
(TOT) oder MOSTOT. Thyristoren der eingangs genannten Art
sind aus der EP-OS 00 81 642 bekannt.
Ein solcher Thyristor
umfaßt
eine Halbleiterwafer (Scheibe) mit einer Vielzahl wiederholter, identischer
Zellen. Jede Zelle umfaßt aneinandergrenzend einen
P⁺-Emitterbereich, einen N⁻-Basisbereich, einen P-Basisbe
reich, einen N⁺-Emitterbereich und einen P⁺-Abschaltbereich
(die Vorzeichen "+" und "-" nach "P" oder "N" bedeuten hohe
bzw. niedrige Dotierungsmittelkonzentrationen, während das
Fehlen eines Vorzeichens eine mäßige Dotierungsmittelkonzen
tration bedeutet). Eine Anodenelektrode grenzt an den P⁺-
Emitterbereich und eine Kathodenelektrode grenzt sowohl an
den N⁺-Emitterbereich als auch den P⁺-Abschaltbereich an.
Eine Steuerelektrode ist in isolierendem Abstand über einem
Teil des N⁺-Emitterbereichs angeordnet, der den P-Basisbe
reich und den P⁺-Abschaltbereich überbrückt und hier als Ab
schaltkanal bezeichnet ist. Negatives Vorspannen der Steuer
elektrode induziert eine Inversionsschicht im Abschaltkanal,
der den P-Basisbereich und den P⁺-Abschaltbereich leitend ver
bindet, wodurch Löcher (d. h. positiv geladene Stromträger)
im P-Basisbereich zum Fließen zu dem P⁺-Abschaltbereich über
den Abschaltkanal und damit zur Kathodenelektrode gebracht
werden. So wird der Thyristor ausgeschaltet.
Der N⁺-Emitterbereich des obigen MOSTOT ist allgemein qua
dratisch bei Betrachtung der Wafer von oben; er kann aber auch langgestreckt oder rund sein und umfaßt einen
stark dotierten (N⁺)-Bereich in der Mitte zwecks gutem
ohmschem Kontakt mit der darauf angeordneten Kathodenelektro
de. Der N⁺-Emitterbereich umfaßt einen leichter dotierten
(N)-Bereich darum herum, worin ein Abschaltkanal angeordnet
ist, der im allgemeinen einen von oben der Wafer betrachtet
quadratischen Weg beschreibt. Der P⁺-Abschaltbereich er
scheint als allgemein quadratische Schlinge und grenzt an
den N⁺-Emitterbereich. Der P⁺-Abschaltbereich umgibt den
hochdotierten (N⁺)-Bereich des N⁺-Emitterbereichs, wie von
oben betrachtet, und wird seinerseits wieder von dem schwä
cher dotierten (N)-Bereich der Emitterregion umgeben, wie
von oben betrachtet. Der Abschaltkanal, in dem schwächer do
tierten Teil zwischen dem P⁺-Abschaltbereich und dem P-Basis
bereich gelegen, wird leicht in dem schwächer dotierten (N)-
Teil des Emitterbereichs gebildet, wodurch der Wert des
Stromes erhöht wird, den der Abschaltkanal leiten kann, und
damit der Wert des Stroms der Vorrichtung, der abgeschaltet
werden kann.
Es wäre wünschenswert, den Wert des Stromes zu erhöhen, den
der Abschaltkanal in einem MOSTOT leiten kann, indem die
Abschaltkanal-Länge pro Einheit der Fläche der Vorrichtung
erhöht wird. Dies kann, zumindest theoretisch, dadurch er
folgen, daß die Größe des N- oder N⁺-Emitterbereichs ge
schrumpft wird, mit oder ohne Änderung der Konfiguration des
N⁺-Emitterbereichs. Beispielsweise ist in einer bevorzugten
Form der N- oder N⁺-Emitterbereich schmal und langgestreckt
konfiguriert. Es ist jedoch bekanntlich schwierig, einen
langgestreckten N- oder N⁺-Emitterbereich mit allen Merkmalen
des obigen N⁺-Emitterbereichs (d. h. N-leitendes Halbleiterma
terial hoher und niedriger Dotierungsmittelkonzentration mit
einem P⁺-Abschaltbereich dazwischen) durchzuführen, da jedes
Merkmal für seine Ausbildung eine Mindestfläche der Vorrich
tung erfordert. Es wäre somit wünschenswert, einen MOSTOT
mit langgestreckten N- oder N⁺-Emitterbereichen zum Abschal
ten eines hohen Wertes des Stroms der Vorrichtung zu schaf
fen, wobei aber guter ohmscher Kontakt bzw. gute leitende
Verbindung zwischen dem N- oder N⁺-Emitterbereich und der Ka
thodenelektrode gewährleistet ist.
Als eine weitere Maßnahme zur Erhöhung des Werts des Vor
richtungsstroms, der in einem MOSTOT abgeschaltet werden
kann, wäre es wünschenswert, langgestreckte N- oder N⁺-Emit
terbereiche zu bilden, die sehr eng sind, um dadurch die
Zahl der N- oder N⁺-Emitterbereiche in einer Vorrichtung ge
gebener Größe zu erhöhen. Dies erhöht die Zahl der Abschalt
kanäle, die auf beiden Seiten der N- oder N⁺-Emitterbereiche
existieren, wodurch der Wert des Vorrichtungsstroms, der in
dem MOSTOT abgeschaltet werden kann, erhöht wird.
Als eine zusätzliche Maßnahme zur Erhöhung des Werts des Vor
richtungsstroms, der in einem MOSTOT abgeschaltet werden
kann, wäre es wünschenswert, die P-Basisschicht so durchzu
führen, daß darin Abschaltstrom (d. h. Löcher) mit einem
hochleitfähigen Weg zu in dem darüber liegenden N- oder N⁺-
Emitterbereich vorhandenen Abschaltkanälen geleitet wird. Es
wäre ferner wünschenswert, dies ohne Herabsetzen der Leit
fähigkeit der Abschaltkanäle zu bewirken, ein gegenläufiges
Ergebnis, das einträte, wenn der ganze P-Basisbereich in
seiner Dotierungsmittelkonzentration erhöht würde, da es
schwieriger ist, stark dotiertes Halbleitermaterial zu in
vertieren.
MOSTOTs, die in ihrer Struktur komplementär zu dem oben be
schriebenen MOSTOT sind, können gebildet werden, in denen
P-leitendes Halbleitermaterial anstelle von N-leitendem Halb
leitermaterial verwendet wird und umgekehrt. Daher sollte
die folgende Erörterung der Erfindung im Hinblick hierauf
gelesen werden.
Der Erfindung liegt daher die Aufgabe zugrunde, einen
Thyristor der eingangs genannten Art mit höherem
abschaltbarem Strom zu schaffen.
Diese Aufgabe wird durch den kennzeichnenden Teil
der Ansprüche 1 gehört.
Die N⁺-Hauptemitterteile liefern gute leitende Verbindung zu
der Kathodenelektrode, während die schwächer dotierten N-
Kanal-Emitterteile einen hohen Wert des Abschaltstroms in
die darin enthaltenen Abschaltkanäle leiten.
In einer besonders bevorzugten Form des Thyristors umfaßt der
P-Basisbereich eine Schicht erhöhter Leitfähigkeit relativ
zur oberen Oberfläche des P-Basisbereichs. Diese Schicht ist
hochleitfähig für Löcher und erhöht so den Wert des Lochab
schaltstroms vom P-Basisbereich zu den in den N-Kanal-Emit
terteilen angeordneten Abschaltkanälen.
In diesem Zusammenhang ist aus der EP-OS 00 91 094
ein "Insulated Gate Rectifier" (IGR) bekannt, bei dem
zur Erhöhung des Abschaltstroms der zweite Basisbereich
unterhalb des Emitterbereichs stärker dotiert ist als
der an die notierte Steuerelektrode angrenzende Bereich.
Bei einem bevorzugten Verfahren zur Herstellung eines MOSTOT
wird eine P⁺-Halbleiter-Substratmasse vorgelegt, auf der
eine erste Schicht aus N⁻-Halbleitermaterial epitaxial auf
gewachsen wird. P-leitendes Dotierungsmittel wird in den
oberen Teil der ersten N⁻-Epitaxialschicht eingeführt und
dann durch epitaxiales Aufwachsen einer zweiten N⁻-Epitaxial
schicht über der ersten N⁻-Epitaxialschicht bedeckt. Ein
kleinerer Teil des P-leitenden Dotierungsmittels wird ther
misch nach oben zur oberen Oberfläche der zweiten Epitaxial
schicht getrieben, um einen P-Basisbereich mit einer Schicht
erhöhter Leitfähigkeit zu bilden.
In der zweiten Epitaxialschicht wird eine Reihe von N⁺-
Hauptemitterteilen, im allgemeinen parallel zueinander,
durch Diffusion oder Ionenimplantieren gebildet. Eine isolie
rende Schicht wird auf der zweiten Epitaxialschicht gebildet,
und eine Anzahl von Steuerelektrodenfingern aus hochschmel
zendem Material, im allgemeinen parallel zueinander, wird
auf der isolierenden Schicht gebildet. Die Steuerelektroden
finger werden als Implantierungsmaske während des Einführens
eines jeweiligen N-Kanal-Emitterteils zwischen jedem Paar be
nachbarter Steuerelektrodenfinger verwendet. P⁺-Abschaltbe
reiche werden sodann in die Wafer eingeführt, jede innerhalb
eines jeweiligen N-Kanal-Emitterteils gebildet, wobei die
Steuerelektrodenfinger wieder als eine Implantierungsmaske
verwendet werden. Die N-Kanal-Emitterteile und die P⁺-Ab
schaltteile sind folglich in Deckung mit den Steuerelektroden
fingern. Da die Steuerelektrodenfinger sehr nahe beieinander
gebildet werden können, können die N-Kanal-Emitterteile sehr
eng gemacht werden, was mehr N-Kanalteile für eine Vorrich
tung gegebener Größe und damit einen größeren Wert des Stroms
ermöglicht, der durch den MOSTOT ausgeschaltet werden kann.
Die Erfindung wird
anhand der folgenden Beschreibung
in Verbindung mit den Figuren erläutert.
Im einzelnen zeigt
Fig. 1 eine dreidimensionale Ansicht, teilweise im
Schnitt, einen Thyristor gemäß der vorliegenden Erfindung ver
anschaulichend;
Fig. 2 eine perspektivische Teilansicht eines alterna
tiven N⁺-Emitterbereichs, der in dem Thyristor der Fig. 1
verwendet werden kann, und
Fig. 3A bis 3K zeigen verschiedene Stadien in einem
beispielhaften Verfahren zur Herstellung des Thyristors der Fig. 1
und veranschaulichen besonders die Einzelheiten der Herstel
lung zur Erzeugung der Vorrichtungsstruktur der rechten dar
gestellten Fläche des Thyristors der Fig. 1.
In Fig. 1 ist ein Teil des Thyristors (MOSTOT) 100 gemäß der Erfindung ge
zeigt. Der Thyrisistor 100 umfaßt einen stromführenden Bereich 102,
allgemein bekannt als der "aktive" Bereich der Vorrichtung,
und einen Endbereich 104, nahe dem Rand der Vorrichtung lie
gend, der, wie der Fachmann auf dem Gebiet erkennen wird,
keinen Strom führt, sondern dazu verwendet wird, das am Rand
der Vorrichtung erzeugte elektrische Feld so zu formen, daß
die Durchbruchspannung der Vorrichtung erhöht wird.
Der MOSTOT 100 umfaßt eine Wafer aus Halbleitermaterial 106,
wie Silicium. Über der Wafer 106 sind Steuerelektroden 108
und 108′ aus hochschmelzendem Material, wie einem Metall
silicid oder Polysilicium, das entweder mit P⁻- oder N-lei
tendem Dotierungsmittel hoch dotiert ist, um leitfähig zu
sein. Die Steuerelektrodenfinger 108 sind im allgemeinen
parallel zueinander und untereinander an jeder passenden Stel
le (nicht gezeigt) im MOSTOT 100 verbunden. Die Steuerelektro
denfinger 108 liegen durch eine Isolierung 110 im Abstand
über der Wafer 106. Durch eine Isolierschicht 112 im Abstand
über den Steuerelektrodenfingern 108 liegt die Kathoden
metallisierung 114, aus Gründen der Veranschaulichung teilwei
se entfernt dargestellt. Über der Wafer 106 sowohl im akti
ven Bereich 102 als auch im Endbereich 104 liegt die Steuer
elektrode 108′, durch die Isolierung 110′ im Abstand über der
Wafer 106, die vorzugsweise gleichlaufend mit der entspre
chenden Isolierung 110 gebildet ist, vollständig innerhalb
des aktiven Bereichs 102 liegend. Die Isolierung 112′ hält
die Kathodenmetallisierung 114 im Abstand zum Steuerelektro
denfinger 108′ und ist vorzugsweise gleichlaufend mit der
entsprechenden Isolierung 112 gebildet, vollständig im akti
ven Bereich 102 liegend. Direkt über einer großen Fläche des
Steuerelektrodenfingers 108′ (von der nur ein Teil darge
stellt ist) ist eine Metallatierung 116 vorgesehen, um elek
trischen Kontakt zum externen (nicht dargestellten) Strom
kreis herzustellen. Auf der Unterseite der Wafer 106 ist
eine Anodenmetallisierung 118, die zusammen mit der Kathoden
metallisierung 114 auf dem MOSTOT 100 die stromführenden
Hauptelektroden des MOSTOT 100 darstellt.
Innerhalb der Wafer 106 nacheinander angrenzend sind ein P⁺-
Emitterbereich 122, N⁻-Basisbereich 124, P-Basisbereich 126,
N-Kanal-Emitterteile 128 und P⁺-Abschaltteile 130. Nur ein P-
Basisbereich 126 ist in Fig. 1 veranschaulicht, wenngleich
MOSTOT 100 mehr als einen P-Basisbereich zusammen mit entspre
chenden N-Kanal-Emitterteilen und P⁺-Abschaltbereichen in
nerhalb jedes weiteren P-Basisbereichs enthalten kann.
Der P-Basisbereich 126 schließt eine P-Schicht 132 ein, ange
ordnet unter N-Kanal-Emitterteilen 128 und eine erhöhte Leit
fähigkeit relativ zur oberen Oberfläche des P-Basisbereichs
126 unmittelbar unter der Isolierschicht 110 aufweisend. Das
Einschließen der P-Schicht 132 im P-Basisbereich 126 erfüllt
zwei erwünschte Ziele. Erstens wird ein verstärkter seitli
cher Lochstrom im P-Basisbereich 126 durch die Anwesenheit
der hochleitfähigen P-Schicht 132 gefördert, was wiederum zu
einem höheren Wert des Abschalt(loch)-Stroms zur Kathode 114
vom P-Basisbereich 126 nach geeigneter Vorspannung der
Steuerelektrodenfinger 108 und 108′ führt. Dies erhöht den
Wert des Vorrichtungsstroms weiter, der im MOSTOT 100 ausge
schaltet werden kann. Zweitens erlaubt es die Herabsetzung
der Dotierungsmittelkonzentration der N-Kanal-Emitterteile
128 auf einen Wert vorzugsweise unter etwa (1 oder 2) x 10¹⁷-
Dotierungsmittelatome pro cm³ und bevorzugter unter etwa
(1 oder 2) x 10¹⁶-Dotierungsmittelatome pro cm³. Daher sind
die Abschaltkanäle 134 der N-Kanal-Emitterteile 128 leichter
zu invertieren, d. h., mehr mit Löchern als mit Elektronen besie
delt zu werden, nach geeigneter Vorspannung der Steuerelek
trodenfinger 108 und 108′, die über den Abschaltkanälen 134
in isolierendem Abstand liegen. Da dies den Abschaltlochstrom
(nicht dargestellt) erhöht, der zur Kathode 114 von der P-
Basis 126 über Abschaltkanäle 134 aufgenommen wird, ergibt sich
eine Erhöhung des Werts des Vorrichtungsstroms, der im
MOSTOT 100 ausgeschaltet werden kann.
In der gleichen Verarbeitungsstufe (nachfolgend beschrieben),
in der der P-Basisbereich 126 gebildet wird, kann ein P-
Feldring 136 im Vorrichtungsendbereich 104 gebildet werden.
Der P-Feldring 136 schließt eine P-Schicht 138 erhöhter Leit
fähigkeit relativ zur oberen Oberfläche des P-Feldrings 136
ein, unmittelbar unter der Isolierschicht 110, und ist so
mit im Aufbau ähnlich dem P-Basisbereich 126.
Um den Wert des Stromes zu erhöhen, der im MOSTOT 100 ausge
schaltet werden kann, ist es wünschenswert, daß die Steuer
elektrodenfinger 108 einen sehr kleinen seitlichen Abstand
140 haben. Zu diesem Zweck ist es bevorzugt, daß die N-Kanal-
Emitterteile 128 und P⁺-Abschaltteile 130 in Deckung zu den
Steuerelektrodenfingern 108 sind. Eine bevorzugte Methode
zur Erzielung der erwünschten Deckung ist nachfolgend be
schrieben. Jedes jeweilige N-Kanal-Emitterteil 128 ist in
der Wafer 106 zwischen einem jeweiligen Paar benachbarter
Steuerelektrodenfinger 108 gelegen, wobei P⁺-Abschaltteile
130 jeweils in einem jeweiligen N-Kanal-Emitterteil 128 ge
legen sind.
Außerdem sind in der Wafer 106 N⁺-Hauptemitterteile 142, die
im allgemeinen parallel zueinander und quer zu den Steuer
elektrodenfingern 108 ausgerichtet sind. N⁺-Hauptemitterbe
reiche 142 verbinden P-Kanal-Emitterteile 128 elektrisch mit
der Kathodenmetallisierung 114, wenngleich eine solche Me
tallisierung 114 aus Gründen der Klarheit der Darstellung
teilweise entfernt dargestellt ist. Jedes N⁺-Hauptemitter
teil 142 reicht rechts in Fig. 1 weit genug, um das rechteste
N-Kanal-Emitterteil 128 zu schneiden. Die seitliche Breite
144 der N⁺-Emitterteile 142 ist vorzugsweise etwa 1 oder 2
µm; eine viel geringere Breite 144 würde das Stromführungs
vermögen des MOSTOT 100 beträchtlich herabsetzen, da der
Hauptvorrichtungsstrom durch N⁺-Hauptemitterteile 142 fließt.
Die Trennung 146 zwischen benachbarten N⁺-Hauptemittertei
len 142 sollte wenigstens zehnmal so groß sein wie die Brei
te 144. Dies gewährleistet ein hohes Stromausschaltvermögen
im MOSTOT 100 durch Schaffen einer großen Länge 146 für Ab
schaltkanäle 134 zwischen benachbarten N⁺-Hauptemitterteilen.
N⁺-Hauptemitterteile 142 können vorteilhafterweise ohne die
Anwendung einer kritischen Ausrichtstufe geschaffen werden,
wie nachfolgend im einzelnen erörtert.
Eine alternative Version der N⁺-Hauptemitterteile 142 der
Fig. 1 ist in der Detailansicht der Fig. 2 als N⁺-Hauptemit
terteil 142′ dargestellt. In der Anordnung der Fig. 2 liegt
ein modifiziertes P⁺-Abschaltteil 130′ vollständig über
einem Teil des N⁺-Hauptemitterteils 142′. Dies macht es vor
teilhafterweise dem P⁺-Abschaltteil 130′ möglich, eine hohe
Dotierungsmittelkonzentration zu haben, was es erleichtert,
eine leitende Verbindung zwischen dem Teil 130′ und der Ka
thodenmetallisierung 114 auszubilden. N⁺-Hauptemitterteil
142′ ist mit der Kathode 114 vermittels eines integralen Be
reichs von Teil 142′ (nicht dargestellt), der bis zur oberen
Oberfläche der Wafer 106 reicht und an die Kathode 114 an
grenzt, elektrisch kurzgeschlossen.
Nun werden in Verbindung mit Fig. 1 Arbeitsweisen zur Herstel
lung des N-Hauptemitterteils 142 betrachtet. Diese Teile 142
können vor oder nach der Bildung der Steuerelektrodenfinger
108 gebildet werden; wenn davor, umfaßt jedes N⁺-Hauptemit
terteil 142 einen langgestreckten Bereich, der unter einer
Reihe von Steuerelektrodenfingern 108 liegt. In diesem Falle
werden die Teile 142 vorzugsweise gebildet, indem eine (nicht
dargestellte) Maske auf die Peripherie des P-Basisbereichs
126 ausgerichtet wird. Dieses Ausrichten ist nicht kritisch,
da ein Toleranzrand zwischen der Peripherie und dem
rechtesten N-Kanal-Emitterteil 128 groß, z. B. 10 µm, sein
kann. N⁺-Hauptemitterteile 142 werden vorzugsweise durch Dif
fusion eingeführt, so lange eine Isolierschicht 110 noch
nicht die Wafer 106 bedeckt.
Wo N⁺-Hauptemitterteile 142 gebildet sind, nachdem die
Steuerelektrodenfinger 108 gebildet worden sind, umfaßt jedes
Teil 142 eine Anzahl von Segmenten, die miteinander entlang
ihren Längsachsen (angezeigt durch Pfeil 147 für den rech
testen Teil 142) ausgerichtet sind und daß sie zwischen,
nicht unter Steuerelektrodenfingern 108 liegen. Dies deshalb,
weil die Steuerelektrodenfinger 108 als Dotierungsmasken wäh
rend der Einführung der Teile 142 dienen. Ionenimplantation
zum Einführen des Teils 142 ist eine geeignete Dotierungs
technik, wenn die Isolierschicht 110 zwischen den Steuer
elektrodenfingern 108 vorhanden ist; wenn die Isolierschicht
110 vor dem Metallisieren der Vorrichtung entfernt worden
ist, ist z. B. Diffusion eine vorzuziehende Technik. Wieder
besteht keine Notwendigkeit für eine kritische Ausrichtung
des N⁺-Hauptemitterteils 142 zum P-Basisbereich 126 auf
grund des breiten Toleranzrandes, wie oben beschrieben.
Außerdem besteht keine Notwendigkeit für eine kritische
Ausrichtung zu den Steuerelektrodenfingern 108, da die N⁺-
Hauptemitterteile 142 nur quer zu solchen Steuerelektro
denfingern 108 ausgerichtet sein müssen.
Beim Betrieb vom MOSTOT 100 werden die Steuerelektrodenfin
ger 108 und 108′, die an einer oder mehreren (nicht dar
gestellten) Stellen untereinander verbunden sind, mit posi
tiver Spannung (bezüglich der Kathode 114) vorgespannt, und
zwar ausreichend stark, um einen Inversionskanal, für
Elektronen leitfähig, im Teil 152 der P-Basis 126 unter den
Steuerelektrodenfingern 108′ zu induzieren. So wird ein
Stromweg für Elektronen von der Kathode 114 zum N--Basisbe
reich 124 über N⁺-Hauptemitterteile 142, N-Kanal-Emitter
teile 128 und den Inversionskanal 152 im P-Basisteil ge
schaffen. Die Versorgung des N⁻-Basisbereichs 124 mit Elek
tronen auf diese Weise läßt den MOSTOT 100 in einer Weise
einschalten, die dem Fachmann auf dem Gebiet klar ist. Um
den MOSTOT 100 auszuschalten, werden die Steuerelektroden
finger 108 auf eine negative Spannung ausreichender Größe
vorgespannt, um Inversionskanäle, die für Löcher leitend
sind, in Abschaltkanälen 134 innerhalb der N-Kanal-Emitter
teile 128 zu induzieren. Ein Lochstromweg ist so von dem
P-Basisbereich 126 zur Kathode 114 über die P-Schicht 132
(für seitliche Lochbewegung im P-Basisbereich 126), Ab
schaltkanäle 134 und P⁺-Abschaltteile 130 aufgebaut. Die
Aufnahme eines ausreichenden Lochstromwerts vom P-Basis
bereich 126 läßt den MOSTOT 100 in einer Weise abschalten,
die dem Fachmann auf dem Gebiet klar sein wird.
Ein bevorzugtes Verfahren zur Bildung des P-Basisbereichs
126 und P-Feldrings 136 mit P-Schichten 132 bzw. 138 darin
wird nun in Verbindung mit den Fig. 3A bis 3K beschrieben.
Mit diesen Figuren im Zusammenhang außerdem beschrieben wird
ein bevorzugtes Verfahren zur Bildung von N⁺-Emitterbereichs
teilen 128 und P⁺-Abschaltbereichsteilen 130, das zu einem
wünschenswert niedrigen Wert für den Abstand 140 (Fig. 1)
zwischen benachbarten Steuerelektrodenfingern 108 führt. Die
Fig. 3A bis 3K geben die rechte Schnittfläche des in Fig.
1 dargestellten Teils des MOSTOT 100 wieder.
In Fig. 3A ist die Bildung von P-Schichten 132 und 138 ver
anschaulicht. Diese Schichten 132 und 138, in Durchsicht ge
zeigt, werden in geeigneter Weise durch Diffusion oder
Ionenimplantieren dotierender Atome unter Verwendung einer
Oxidmaske 300 zur Festlegung der Stelle der Schichten 132
und 138 eingeführt. Zum Zeitpunkt der Einführung dieser
Schichten 132 und 138 ist die Wafer 106 erst teilweise ge
bildet und umfaßt eine Substratmasse, den P⁺-Emitterbereich
122 darstellend, und eine erste, auf der Substratmasse 122
epitaxial aufgewachsene Schicht 302.
Wie in Fig. 3B veranschaulicht, ist die Oxidmaske 300 ent
fernt worden und eine zweite Epitaxialschicht 304 auf der
ersten Schicht 302 so aufgewachsen worden, daß die P-
Schichten 132 und 138 bedeckt sind.
Wie in Fig. 3C veranschaulicht, werden die P-Schichten 132
und 138 nach Erhitzen abwärts und seitwärts getrieben oder
aufwärts diffundieren gelassen, um den P-Basisbereich 126
und P-Feldring 136, in Durchsicht gezeigt, jeweils mit P-
Schichten 132 bzw. 138, zu bilden. In Fig. 3C sind der P-
Basisbereich 126 und der P-Feldring 136 dargestellt, als ob
sie aufwärts zum oberen Ende der Wafer 106 und auch abwärts
und seitwärts getrieben worden wären. Diese endgültigen An
ordnungen des P-Baisbereichs 126 und P-Feldrings 136 werden
typischerweise durch einen oder mehrere aufeinanderfolgende
Treibvorgänge erzielt. Der vereinfachten Darstellung wegen
jedoch sind die Endkonfigurationen dieser Bereiche veran
schaulicht.
Wie sodann in Fig. 3D gezeigt, wird ein dünnes Oxid, typi
scherweise etwa 80 nm dick, vorzugsweise durch ther
misches Aufwachsen von Siliciumdioxid 110 a auf der Wafer 106
geschaffen. Darauf folgt die Bildung einer Nitridschicht
110 b, vorzugsweise aus Siliciumnitrid, auf der Oxidschicht
110 a. Die Nitridschicht 110 b hat eine typische Dicke von
40 nm um thermischer Oxidation und dem Ätzen durch
ein Oxid-Ätzmittel, das in einer späteren Fabrikationsstufe
verwendet wird, wie nachfolgend erörtert, zu widerstehen.
Die Nitridschicht 110 b könnte jedoch durch eine isolieren
de Schicht aus einem anderen Material ersetzt werden, das
gegenüber dem thermischen Aufwachsen von Oxid darauf be
ständig ist. Eine Steuerelektrodenschicht 108″, vorzugsweise
aus Polysilicium, wird auf der Nitridschicht 110 b abgeschie
den und dann stark dotiert, vorzugsweise mit einem N-leiten
den Dotierungsmittel, zu einer Konzentration von wenigstens
etwa 10²⁰ dotierenden Atomen pro cm³ , um leifähig zu werden.
Fig. 3E veranschaulicht die Bemusterung des Polysiliciums
108″ zu langgestreckten Steuerelektrodenfingern 108 und 108′,
allgemein parallel zueinander und jeweils mit einem lang
gestreckten Teil. Die Steuerelektrodenfinger 108 werden mit
einander an einer geeigneten Stelle (nicht dargestellt) im
MOSTOT 100 verbunden.
Wie sodann in Fig. 3F gezeigt, werden N-Kanal-Emitterteile
128 in einer Arbeitsweise gebildet, bei der Steuerelektroden
finger 108 und 108′ als Dotierungsmasken verwendet werden,
während Teile 128 durch Implantation durch die Isolierschicht
110 hindurch in den oberen Teil der Wafer 106 erzeugt werden.
N-Kanal-Emitterteile 128 sind der vereinfachten Darstellung
halber in ihrer Endkonfiguration gezeigt, wenngleich sie zu
nächst viel flacher liegen, bevor sie thermisch an ihre end
gültige Stelle während einer nachfolgenden Erhitzungsstufe
oder -stufen bei der Fabrikation des MOSTOT 100 getrieben wer
den. Wie der Fig. 3F zu entnehmen ist, werden die N-Kanal-
Emitterteile 128 zu den Steuerelektrodenfingern 108 in Deckung
gebracht und erlauben dadurch einen geringen seitlichen Ab
stand 140′ zwischen benachbarten Steuerelektrodenfingern
108.
Wie in Fig. 3G dargestellt, erfolgt nach der Implantation
für N-Kanal-Emitterteile 128 eine Implantation für P⁺-Ab
schaltteile 130, in Durchsicht dargestellt, wieder unter
Verwendung der Steuerelektrodenfinger 108 als Dotierungsmas
ke. Aus Gründen der vereinfachten Darstellung sind die P⁺-
Abschaltteile 130 in ihrer Endkonfiguration gezeigt, die nach
dem thermischen Treiben des implantierten Dotierungsmittels
während einer nachfolgenden Stufe oder Stufen bei der Her
stellung des MOSTOT 100 erreicht wird. Mit der Ausrichtung
sowohl der N-Kanal-Emitterteile 128 als auch der P⁺-Abschalt
teile 130 zu den Steuerelektrodenfingern 108 können diese
Bereiche sehr eng gemacht werden, da der Abstand 140 zwi
schen benachbarten Steuerelektrodenfingern 108 leicht sehr
klein gemacht werden kann. Der Abschaltlochstrom (nicht dar
gestellt) im P-Basisbereich 126 hat somit nur einen kurzen
Weg zurückzulegen, um die Abschaltkanäle 134 zu erreichen
(in den N-Kanal-Emitterteilen 128 unter den Steuerelektroden
fingern 108 gelegen), da die Dichte der Abschaltkanäle 134
groß ist.
Als Alternative zum Implantieren der N-Kanal-Emitterteile
128 (Fig. 3F) und P⁺-Abschaltteile 130 (Fig. 3G) könnten
diese Teile an späterer Stelle im Herstellungsverfahren des
MOSTOT 100 diffundiert werden, wenn die Teile der Isolier
schicht 110 zwischen benachbarten Steuerelektrodenfingern
108 entfernt worden sind, z. B. unmittelbar vor der Metalli
sierung der oberen Oberfläche des MOSTOT 100 (nachfolgend
beschrieben).
Wie in Fig. 3H veranschaulicht, wird ein dickes Oxid 112 auf
den Steuerelektrodenfingern 108 thermisch aufgewachsen, um
die Steuerelektrodenfinger 108 dielektrisch von der Metalli
sierung (nicht dargestellt) zu trennen, die anschließend auf
die obere Oberfläche des MOSTOT 100 aufgebracht wird. Das
dicke Oxid 112 umfaßt typischerweise eine Schicht thermisch
aufgewachsenen Oxids von 300 nm. Sie muß mehrere
Male dicker sein als die Oxidschicht 110 a, so daß nur der äußere
Teil bei einem sich anschließenden Ätzen entfernt wird,
wobei ausgewählte Teile der Oxidschicht 110 vollständig ent
fernt werden, wie später erörtert.
Um die Metallisierung die P⁺-Abschaltteile 130 berühren zu
lassen, werden zuerst die Teile der Nitridschicht 110 b zwi
schen benachbarten Steuerelektrodenfingern entfernt, wie in
Fig. 3I veranschaulicht. Jedes geeignete Ätzmittel kann ver
wendet werden, das Siliciumnitrid 110 b mit viel größerer Ge
schwindigkeit als Oxidschichten 110 a und 112 ätzt, wobei ein
geeignetes Ätzmittel heiße Phosphorsäure ist. Zweitens wer
den, wie in Fig. 3J veranschaulicht, die Teile der dünnen
Oxidschicht 110 a zwischen benachbarten Steuerelektrodenfin
gern 108 durch ein leichtes Oxid-Ätzmittel entfernt, dabei
nur ein Bruchteil des Oxids 112 auf den Steuerelektrodenfin
gern 108 aufgrund der größeren Dicke der Isolierung 112. Auf
dem Steuerelektrodenfinger 108′ in Fig. 3J wird sodann der
rechte Teil 304 der Isolierschicht 112′ in einer weiteren
Bemusterungsstufe entfernt, um elektrischen Zugang zur
Steuerelektrode 108′ zu schaffen.
Auf das Entfernen des Teils 304 der Oxidschicht 113 folgt die
Stufe der Metallisierung der oberen Oberfläche des MOSTOT 100
wie in Fig. 3K veranschaulicht, wobei die Metallisierung
wie dargestellt bemustert wird, um eine Kathodenmetallisie
rung 114 zu schaffen, die an P⁺-Abschaltteile 130 angrenzt,
und eine separate Steuerelektroden-Anschlußfläche 116, die an
den Steuerelektrodenfinger 108′ angrenzt. Eine Metallisierung
118 wird auf die Unterseite der Wafer 106 aufgebracht, um
eine Anodenelektrode zu bilden, wobei diese Metallisierung
typischerweise nach der Stufe des Aufbringens der Metalli
sierung auf die obere Oberfläche des M0ST0T 100 durchgeführt
wird.
Die vorstehenden Darlegungen beschreiben einen MOSTOT mit einem
nicht-kritisch ausgerichteten N⁺-Hauptemitterbereich. Der
MOSTOT umfaßt vorteilhafterweise einen P-Basisbereich mit
einer Schicht erhöhter Leitfähigkeit relativ zur oberen Ober
fläche des P-Basisbereichs, was es ermöglicht, einen höheren
Wert des Vorrichtungsstroms im MOSTOT auszuschalten. Der
MOSTOT umfaßt ferner vorteilhafterweise N-Kanal-Emitterteile
und P⁺-Abschaltteile, die jeweils vorzugsweise zu den Steuer
elektrodenfingern des MOSTOT so ausgerichtet sind, daß sich
ein höherer Wert des Vorrichtungsstroms ergibt, der durch
den MOSTOT ausgeschaltet werden kann. Außerdem werden Verfah
ren zur Herstellung nicht-kritisch ausgerichteter N⁺-Haupt
emitterteile in einem MOSTOT, eines P-Basisbereichs mit einer
Schicht verstärkter Leitfähigkeit und der Kombination von N-
Kanal-Emitterteilen und P⁺-Abschaltteilen, von denen jeweils
eines mit einem jeweiligen Steuerelektrodenfingerpaar in
Deckung ist, beschrieben.
Während die Erfindung unter Bezugnahme auf spezielle Ausfüh
rungsformen zu Zwecken der Veranschaulichung beschrieben wor
den ist, ergeben sich für den Fachmann viele Abwandlungen
und Änderungen. Beispielsweise kann der obenbeschriebene P-
Basisbereich mit verstärkter Leitfähigkeit vorteilhafterwei
se in andere MOSTOTs eingearbeitet werden.
Dies führt zu einer Erhöhung des maximalen
Stroms, der in den jeweiligen MOSTOTs ausgeschaltet
werden kann. Außerdem könnten die hier beschriebenen
MOSTOTs unter Weglassung der ⁺-Abschaltteile gemäß der
Lehre der älteren EP-OS 01 07 773 hergestellt werden.
Claims (14)
1. Thyristor mit Abschaltvermögen mit
- a) einer Scheibe (106) aus Halbleitermaterial, die schichtweise übereinan der einen ersten Emitterbereich (122), einen ersten und einen zweiten Basisbereich (124, 126) und einen zweiten Emitterbereich einschließt,
- b) einer Anzahl im wesentlichen paralleler Steuerelektrodenfinger (108, 108′) aus hochschmelzendem Material, die über einer Hauptober fläche der Scheibe (106) angeordnet sind, und
- c) einer Isolierung (110, 110′), die auf der Scheibe (106) an geordnet ist und die Steuerelektrodenfinger (108, 108′) von der Scheibe im Abstand hält, wobei
- d) der zweite Emitterbereich aus mit einer Hauptelektrode (114) verbundenen Hauptemitterteilen (142, 142′) und Abschaltkanäle (134) aufnehmenden Kanalemitterteilen (128) besteht, und
- e) die Hauptemitterteile (142, 142′) vom gleichen Leitungstyp wie die Kanalemitterteile (128) sind und eine Dotierungskonzentration aufweisen, die höher ist als die Dotierungskonzentration der Kanalemitterteile (128),
dadurch gekennzeichnet
- f) die Kanalemitterteile (128) jeweils im oberen Teil der Scheibe (106) sowohl zwischen einem Paar benachbarter Steuerelektrodenfin ger (108, 108′) angeordnet sind als auch sich seitwärts unter dieses Paar erstrecken, und
- g) eine Anzahl im wesentlichen paralleler Hauptemitterteile (142, 142′) in ihren Längsrichtungen quer zu den Steuerelektrodenfingern (108, 108′) orientiert sind, wobei sich die Hauptemitterteile (142, 142′) in die Scheibe derart erstrecken, daß sie die Kanalemitterteile (128) schneiden, und wobei der Abstand (146) zwischen benachbarten Hauptemitterteilen (142, 142′) wenigstens zehnmal so groß ist wie deren Breite (144).
2. Thyristor nach Anspruch 1, dadurch gekennzeichnet,
daß die Kanalemitterteile (128) mit den Steuerelektrodenfin
gern (108, 108′) ausgerichtet sind.
3. Thyristor nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß
innerhalb jedes Kanalemitterteils
(128) ein Abschaltteil (130, 130′) angeordnet ist.
4. Thyristor nach Anspruch 1, dadurch gekennzeichnet, daß
jedes der Hauptemitterteile sich durchgehend unter
die Steuerelektrodenfinger (108, 108′) erstreckt.
5. Thyristor nach Anspruch 1, dadurch gekennzeichnet, daß
jedes der Hauptemitterteile eine Anzahl separater, in Längsrichtung
zueinander ausgerichteter Segmente umfaßt.
6. Thyristor nach Anspruch 1, dadurch gekennzeichnet,
daß der zweite Basisbereich (126) eine Schicht (132) einschließt, die
unter den Hauptemitterteilen (142) gelegen und von erhöhter Leitfähigkeit
relativ zur oberen Oberfläche des zweiten Basisbereichs
ist.
7. Verfahren zur Herstellung eines Thyristors mit Abschaltvermögen
nach einem der vorhergehenden Ansprüche, gekennzeichnet
durch die folgenden Schritte:
- a) Vorlegen einer Scheibe aus Halbleitermaterial mit schichtweise übereinander angeordnetem ersten Emitterbereich, ersten und zweiten Basisbereich und Kanal-Emitterteilen,
- b) Bilden einer isolierenden Schicht auf der Scheibe,
- c) Bilden von Hauptemitterteilen im oberen Teil der Scheibe, die vom gleichen Leitungstyp sind wie die Kanalemitterteile und im wesentlichen parallel zueinander sind, und
- d) Bilden einer Anzahl im wesentlichen paralleler Steuerelektrodenfinger aus hochschmelzendem Material auf der isolierenden Schicht, wobei die Steuerelektrodenfinger quer zu den Hauptemitterteilen orientiert sind,
- e) wobei sich die Hauptemitterteile derart in die Scheibe erstrecken, daß sie die Kanalemitterteile schneiden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
daß eine isolierende Schicht auf der Scheibe gebildet wird,
wobei
- a) eine erste Schicht aus Oxid auf der Scheibe und
- b) eine weitere Isolierschicht über der ersten Oxidschicht, die gegenüber thermischem Oxidaufwachsen beständig ist, gebildet wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
daß die weitere Isolierschicht über der ersten Oxidschicht
durch Bilden einer Nitridschicht
gebildet wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet,
daß
- a) durch die Oxid- und Nitridschicht Kanalemitterteile implantiert werden, wobei die Steuerelektrodenfinger als Implantationsmaske verwendet werden,
- b) eine zweite Oxidschicht über den Steuerelektrodenfingern aufgewachsen wird,
- c) die Teile der Nitridschicht zwischen benachbarten Steuerelektrodenfingern selektiv entfernt werden,
- d) die Teile der ersten Oxidschicht zwischen benachbarten Steuerelektrodenfingern zur Freilegung der Scheibe zwischen den Steuerelektrodenfingern entfernt werden und
- e) Elektrodenmaterial auf die freigelegten Teile der Scheibe zwischen benachbarten Steuerelektrodenfingern aufgebracht wird.
11. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
daß
- a) ein Halbleitersubstrat eines Leitungstyps, den ersten Emitterbereich darstellend, vorgelegt wird,
- b) eine erste Schicht aus Halbleitermaterial entgegengesetzten Leitungstyps auf dem Substrat epitaxial aufgewachsen wird, wobei der untere Teil der ersten Schicht den ersten Basisbereich darstellt,
- c) Dotierungsmittel des einen Leitungstyps in den oberen Teil der ersten Schicht in einem stromführenden Bereich des Thyristors eingeführt wird,
- d) eine zweite Schicht aus Halbleitermaterial des entgegengesetzten Leitungstyps auf der ersten Schicht epitaxial aufgewachsen wird und
- e) das Dotierungsmittel des einen Leitungstyps in den oberen Teil der ersten Schicht aufwärts durch die zweite Schicht zu deren oberer Oberfläche getrieben wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet,
daß gleichzeitig mit dem Einführen von Dotierungsmittel
des einen Leitungstyps in die erste Schicht in
einem Strom führenden Bereich des Thyristors
Dotierungsmittel des einen Leitungstyps in
die erste Schicht in einen Strom nicht führenden Bereich des
Thyristors eingeführt wird.
13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet,
daß das Einführen des Dotierungsmittels des einen Leitungstyps
durch Diffusion erfolgt.
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