DE3711033A1

DE3711033A1 - Mosfet-halbleitervorrichtung

Info

Publication number: DE3711033A1
Application number: DE19873711033
Authority: DE
Inventors: Koichi Murakami
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1986-04-02
Filing date: 1987-04-02
Publication date: 1987-10-15
Also published as: JPS62232167A

Description

Die vorliegende Erfindung bezieht sich auf MOSFETs zur Verwendung als Leistungsschalter.

Ein bekanntes Beispiel eines Leistungshalbleiterschalters ist in der Zeitschrift ELECTRONIC DESIGN, 21. Juli 1983, Seiten 53 und 54 be schrieben. Fig. 7 der anliegenden Zeichnungen zeigt einen Schnitt durch den Hauptteil dieses bekannten Halb leiterschalters. Die Vorrichtung nach Fig. 7 ist ein MOSFET veränderlicher Leitfähigkeit, der sich von einem üblichen vertikalen Leistungs-MOSFET dadurch unterschei det, daß die neue Vorrichtung mit veränderlicher Leit fähigkeit ein p⁺-leitendes Substrat anstelle eines n⁺-Substrats als Drainbereich verwendet.

Die Vorrichtung nach Fig. 7 hat einen n⁻-Bereich 2 hohen Widerstandes, der auf einem p⁺-Substrat 1 ausgebildet ist. Die Vorrichtung nach Fig. 7 hat wenigstens einen p-Wellbereich 3 und wenigstens einen hochdotierten p⁺- Bereich 5, die getrennt an einem obersten, nahe der Oberfläche liegenden Teil des n⁻-Bereiches 2 hohen Widerstandes ausgebildet sind. Die Vorrichtung hat wei terhin wenigstens einen hochdotierten n⁺-Bereich 4, der getrennt in einem nahe der Oberfläche liegenden Abschnitt des p-Wellbereiches 3 ausgebildet ist. In dieser Vorrichtung ist ein einen Kanal bildender Bereich 11 in einem nahe der Oberfläche liegenden Abschnitt des p-Wellbereiches 3 ausgebildet, der an oder nahe einer Oberseite des p-Wellbereiches 3 zwischen dem n⁻-Bereich 2 hohen Widerstandes und dem hochdotierten n⁺-Bereich 4 liegt. Eine Gate-Elektrode 7 ist auf dem den Kanal bildenden Bereich 11 durch einen Gate-Isolierfilm 6 ausgebildet, der die Gate-Elektrode 7 von dem den Kanal bildenden Bereich 11 trennt. Eine Source-Elektrode 9 ist über einen Kontaktbereich 12 angeschlossen, der an den Oberflächen des hochdotierten p*- Bereiches 5 und des hochdotierten n⁺-Bereiches 4 ausgebildet ist. Eine Drainelektrode 10 ist an der Unterseite des p⁺-Substrates 1 ausgebildet.

Die Vorrichtung nach Fig. 7 wird wie folgt betrieben:

Wenn die Source-Elektrode 9 geerdet ist und positive Spannungen an die Gate-Elektrode 7 und die Drain-Elektrode 10 gelegt sind, dann wird der den Kanal bildende Bereich 11 gleich unter der Gateelektrode 7 vom p-Typ in den n-Typ invertiert, so daß ein Elektronen kanal gebildet wird. Als Folge davon fließen Elektronen von der Source-Elektrode 9 über den hochdotierten n⁺-Bereich 4, den den Kanal bildenden Bereich 11, den n⁻-Bereich 2 hohen Widerstandes und das p⁺-Substrat 1 zur Drain-Elektrode 10. Der Transistor wird auf diese Weise eingeschaltet. Anders bei einem üblichen Vertikal-MOSFET vergrößert das p⁺-Substrat 1 die Leit fähigkeit des n⁻-Bereiches 2 hohen Wierstandes durch die Injektion von Löchern in den n⁻-Bereich 2 hohen Wi derstandes. Der Einschaltwiderstand wird daher in dem MOSFET veränderlicher Leitfähigkeit im Vergleich zu dem üblichen Vertikal-MOSFET bemerkenswert vermindert.

Der MOSFET veränderlicher Leitfähigkeit weist jedoch einen aus einem parasitären Thyristor, der in Fig. 8 dargestellt ist, resultierenden Nachteil auf. Die von dem p⁺-Substrat 1 in den n⁻-Bereich 2 hohen Widerstan des injizierten Löcher werden im p-Wellbereich 3 oder im hochdotierten p*- Bereich 5 gesammelt und fließen unter dem hochdotierten n⁺-Bereich 4 hindurch zur Source- Elektrode 9. In diesem Falle entwickelt sich ein Span nungsabfall in Querrichtung im p-Wellbereich 3 oder im hochdotierten p*- Bereich 5 infolge eines Widerstandes R _B, wie in den Fig. 7 und 8 dargestellt. Dieser Spannungsabfall wirkt als Vorwärtsvorspannung, die am Ubergang zwischen dem hochdotierten n⁺-Bereich 4 und dem p-Wellbereich 3 oder am Übergang zwischen dem hochdo tierten n⁺-Bereich 4 und dem hochdotierten p*- Bereich 5 anliegt. Wenn der Strom gesteigert wird, dann fällt der parasitäre Thyristor daher in den Haltezustand, in welchem ein Transistor Q ₁ des parasitären Thyristors eingeschaltet wird und ein Transistor Q ₂ wird ebenfalls eingeschaltet. Sobald dieser Haltezustand auftritt, geht das Steuervermögen des Gate verloren, und die Vorrichtung wird schließlich beschädigt.

Es sind verschiedene Wege vorgeschlagen worden, diesen Haltezustand zu verhindern, indem man den Widerstand R _B des p-Bereiches unter dem hochdotierten n⁺-Bereich 4 verkleinert.

In der Vorrichtung nach Fig. 7 wird der Haltezustand durch Ausbildung des hochdotierten p*- Bereiches 5 verhindert. Der Widerstand R _B der Vorrichtung ist jedoch nicht ausreichend niedrig, so daß die Vorrichtung noch immer in den Haltezustand gelangen kann, wenn zuviel Strom bezogen wird.

In einer Halbleitervorrichtung, die in Fig. 9 dargestellt ist und die von H. Ohashi et al. in "Basic Characteristics of Bipolar-Mode MOSFET", veröffentlicht in Denshi Tsushin Gakkai Gÿutsu Hokoku, SSD85-22, 1985 veröffentlicht worden ist, wird der hochdotierte n⁺-Be reich 4 in kleine isolierte Inseln unterteilt, um Zwischenräume zu bilden, die als Bypaß niedrigen Wider standes für den Löcherstrom dienen. Diese Bypässe niedrigen Widerstandes vermindern die Gefahr eines Haltezustandes, weil die Ableitung von Löchern in die Source-Elektrode 9 erleichtert wird. Die Diskontinui tät des hochdotierten n⁺-Bereiches 4 verkleinert jedoch den den Kanal bildenden Bereich 11, woraus eine Vergrößerung des Einschaltwiderstandes resultiert. Die Vorrichtung nach Fig. 9 weist weiterhin einen hochdo tierten n⁺-Abstandsbereich 14 auf.

Im Falle eines üblichen Vertikal-MOSFET mit einem n⁺-Substrat ist ein zweiter Durchbruch aufgrund des Durchbruchstromes ein ernstes Problem.

Der Erfindung liegt die Aufgabe zugrunde, eine MOSFET-Halbleitervorrichtung anzugeben, die einen sehr niedrigen Einschaltwiderstand hat und eine hohe Wider standsfähigkeit gegen einen Haltezustand oder einen zweiten Durchbruch aufweist.

Gemäß der vorliegenden Erfindung enthält eine Halblei tervorrichtung einen hochdotierten ersten Halbleiter bereich, wie beispielsweise ein p⁺-Substrat 1 nach Fig. 1A oder ein n⁺-Substrat 21 nach Fig. 6, einen zweiten Halbleiterbereich, wie beispielsweise einen n⁻-Bereich in den Fig. 1A und 6, einen dritten Halbleiterbereich, wie beispielsweise einen p-Bereich 3 und einen p*- Bereich 5, wie in den Fig. 1A und 6 gezeigt, einen vierten Halbleiterbereich, wie beispielsweise einen n⁺-Bereich 4 in den Fig. 1A und 6, und einen fünften Halbleiterbereich, wie beispielsweise einen p⁺-Bereich 15 in den Fig. 1A und 6.

Der erste Bereich hat Ober- und Unterseiten. Der zweite Bereich vom ersten Leitfähigkeitstyp ist an der Obersei te des ersten Bereiches ausgebildet. Eine Drain-Elektrode ist an der Unterseite des ersten Berei ches ausgebildet. Eine Gate-Isolierschicht ist an einer Oberseite des zweiten Bereiches derart ausgebildet, daß der zweite Bereich sandwichartig zwischen dem ersten Be reich und der Gate-Isolierschicht liegt. Eine Gate-Elektrode ist auf der Gate-Isolierschicht derart ausgebildet, daß die Gate-Elektrode vom zweiten Bereich isoliert ist. Eine Source-Elektrode hat eine Kontaktflä che, die über eine in der Gate-Isolierschicht ausgebil dete Öffnung zugänglich ist. Der dritte Bereich von einem zweiten Leitfähigkeitstyp schließt sich an den zweiten Bereich an und hat einen kanalbildenden Bereich, der unter der Gate-Elektrode liegt. Der vierte Bereich vom ersten Leitfähigkeitstyp ist vom zweiten Bereich durch den dritten Bereich getrennt und hat einen Um fangsabschnitt, der sich an den kanalbildenden Bereich anschließt und hat mehrere innere Abschnitte, die vom Umfangsabschnitt vorstehend und die Kontaktfläche der Source-Elektrode erreichen. Der fünfte Bereich vom zwei ten Leitfähigkeitstyp ist hochdotiert und ist vom vier ten Bereich umgeben. der fünfte Bereich berührt die Kon taktfläche der Source-Elektrode.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt:

Fig. 1 A eine perspektivische Darstellung , teilweise im Schnitt, einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 1 B einen Schnitt längs der Linie 1 B-1 B′ in Fig. 1A;

Fig. 1C einen Schnitt längs der Linie 1 C-1 C′ in Fig. 1A;

Fig. 2 eine perspektivische Darstellung, teil weise im Schnitt, einer Modifikation der Vorrichtung nach Fig. 1A;

Fig. 3 eine perspektivische Darstellung, teil weise im Schnitt, einer weiteren Modifikation der Vor richtung nach Fig. 1A;

Fig. 4A bis 4I Schnitte, die ein Verfahren zum Herstellen von Halbleitervorrichtungen nach der vorlie genden Erfindung zeigen;

Fig. 5A bis 5J Schnitte, die ein weiteres Verfahren zum Herstellen von Halbleitervorrichtungen nach der vorliegenden Erfindung zeigen;

Fig. 6 eine perspektivische Darstellung, teilweise im Schnitt, einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 7 einen Schnitt durch eine Halbleiter vorrichtung bekannter Art;

Fig. 8 ein Äquivalenzschaltbild der Halblei tervorrichtung nach Fig. 7, und

Fig. 9 eine perspektivische Darstellung, teil weise im Schnitt, einer anderen bekannten Halbleiter vorrichtung.

Eine erste Ausführungsform der vorliegenden Erfindung ist in den Fig. 1A, 1B und 1C dargestellt. Die Halblei tervorrichtung nach der ersten Ausführungsform hat einen ersten Halbleiterbereich, der ein hochdotiertes p⁺-Substrat 1 ist, einen zweiten Halbleiterbereich, der ein n⁻-Bereich 2 hohen Widerstandes ist, der auf der Oberseite des p⁺-Substrates 1 ausgebildet ist, und we nigstens eine Source-Zelle, die in einem oberen Ab schnitt des n⁻-Bereiches 2 hohen Widerstandes an oder nahe der Oberseite des Bereiches 2 ausgebildet ist. Die Source-Zelle enthält dritte, vierte und fünfte Halblei terbereiche. Bei dieser Ausführungsform bsteht der drit te Bereich aus einem p-Wellbereich 3 und einem hochdo tierten p*- Bereich 5, die getrennt im oberen Abschnitt des n⁻-Bereiches 2 ausgebildet sind. Der vierte Bereich ist ein hochdotierter n⁺-Bereich 5, der getrennt in einem oberen Abschnitt des p-Wellbereiches an oder nahe der Oberseite des p-Wellbereiches 3 ausgebildet ist. Ein kanalbildender Bereich 11 ist in einem obersten Ab schnitt des p-Wellbereiches 3 ausgebildet, der an oder nahe der Oberseite des p-Wellbereiches 3 liegt und von dem n⁻-Bereich 2 hohen Widerstandes und dem hochdotier ten n⁺-Bereich 4 begrenzt wird. Der fünfte Bereich ist ein hochdotierter p⁺-Bereich 15, der in oberen Ab schnitten des p-Wellbereiches 3 und dem hochdotierten p*- Bereich 5 an oder nahe den Oberseiten der Bereiche 3 und 5 ausgebildet ist. Der hochdotierte p⁺-Bereich 15 ist von dem hochdotierten n⁺-Bereich 4 umgeben. Die Verunreinigungskonzentration des hochdotierten p⁺-Bereichs ist höher als die des hochdotierten p*- Bereiches 5. Die Oberseiten des n⁻-Bereiches 2, des p-Wellbereiches 3, des hochdotierten n⁺-Bereiches 4 und des hochdotierten p⁺-Bereiches 15 liegen im wesentlichen in derselben Ebene.

Ein Gate-Isolierfilm 6 ist an der Oberseite des kanal bildenden Bereiches 11 ausgebilet, und eine Gate-Elektrode 7 ist auf dem Gate-Isolierfilm 6 angeord net. Der kanalbildende Bereich 11 ist unmittelbar unter der Gate-Elektrode 7 gelegen. Eine Source-Elektrode 9 erstreckt sich anstoßend an die Oberseiten des hochdo tierten p⁺-Bereiches 15 und des hochdotierten n⁺-Bereiches 4 in eine Kontaktfläche 12. Die Source-Elektrode ist von der Gate-Elektrode 7 durch eine zweite Isolierschicht 8 getrennt. Eine Drain-Elektrode 10 ist an der Unterseite des p⁺-Substrats 1 ausgebildet. Der hochdotierte n⁺-Bereich 4 hat einen Umfangsabschnitt 4 a kleiner Breite und mehrere innere Abschnitte 4 b. Der Umfangsabschnitt 4 a erstreckt sich durchgehend längs des kanalbildenden Bereiches 11 und umgibt den hochdotierten p⁺-Bereich 15. Die inneren Abschnitte 4 b des Bereiches 4 springen nach innen vom Umfangsabschnitt 4 a in den hoch dotierten p⁺-Bereich 15 vor und erreichen die Kontakt fläche 12 der Source-Elektrode 9. Das innere Ende eines jeden der inneren Abschnitte 4 b des Bereiches 4 berührt die Source-Elektrode 9. Der Umfangsabschnitt 4 a des Be reiches 4 ist von der Gate-Isolierschicht 6 bedeckt und von der Source-Elektrode 9 getrennt. Andererseits hat der hochdotierte p⁺-Bereich 15 einen mittleren Abschnitt 15 a, der mit der Source-Elektrode 9 im Kontaktbereich 12 durchgehend ist, und mehrere äußere Abschnitte 15 b, die vom mittleren Abschnitt 15 a nach außen vorstehen und den Umfangsabschnitt 4 a des Bereiches 4 erreichen.

Die Halbleitervorrichtung dieser ersten Ausführungsform arbeitet wie folgt.:

Wenn eine positive Spannung der Gate-Elektrode 7 zuge führt ist, die Source-Elektrode 9 geerdet ist und eine positive Spannung der Drain-Elektrode 10 zugeführt wird, dann wird der kanalbildende Bereich 11 unmittelbar unter der Gate-Elektrode 7 vom P-Typ in den N-Typ invertiert, so daß ein Kanal ausgebildet wird und der Transistor eingeschaltet wird. In diesem Zustand werden Löcher vom p⁺-Substrat 1 in den n⁻-Bereich 2 hohen Widerstandes injiziert und wird dementsprechend der Einschaltwider stand der Vorrichtung bemerkenswert herabgesetzt.

Die vom p⁺-Substrat 1 in den n⁻-Bereich 2 hohen Wider standes injizierten Löcher werden im p-Wellbereich 3 oder im hochdotierten p*- Bereich 5 gesammelt. In der Vorrichtung nach der ersten Ausführungsform wandern je doch die gesammelten Löcher unter dem schmalen Umfangs abschnitt 4 a des hochdotierten n⁺-Bereiches 4 hindurch und werden sogleich in den hochdotierten p⁺-Bereich 15 abgeleitet, ohne einen großen Spannungsabfall zu erzeu gen. Das heißt, der Wert des Widerstandes R _B in Fig. 8 wird vermindert.

Der hochdotierte n⁺-Bereich 4 ist durchgehend, so daß die Kanalbreite nicht vermindert ist, und dementspre chend ist der Einschaltwiderstand nicht vergrößert.

Bei dem Aufbau dieser Halbleitervorrichtung ist die Breite des Umfangsabschnitts 4 a des hochdotierten n⁺-Bereiches 4 bedeutsam. Wenn der Umfangsabschnitt 4 a zu breit ist, dann wird der Widerstand R _B so weit ge steigert, daß ein Haltezustand der vorbeschriebenen Art hervorgerufen werden kann. Wenn andererseits der Um fangsabschnitt 4 a zu schmal ist, dann wird der Wider stand des Umfangsabschnitts 4 a nicht vernachlässigbar, und eine direkte Verbindung wird zwischen dem p-Wellbereich 3 und dem hochdotierten p⁺-Bereich 15 ge bildet, was zu einer Verminderung der Kanalbreite und zu einer Vergrößerung des Einschaltwiderstandes führt.

Der hochdotierte p*- Bereich 5 trägt zur Verminderung des Widerstandes R _B bei. Gegebenenfalls kann jedoch auch der p*- Bereich 5 weggelassen werden.

Wie in Fig. 1 A gezeigt, können mehrere der genannten Zellen, die jeweils aus den Bereichen 3, 4, 5 und 15 bestehen, vorgesehen sein. Die Zellen sind in dem n⁻-Bereich 2 hohen Widerstandes implantiert und voneinander durch den Bereich 2 getrennt.

Die Fig. 2 und 3 zeigen Modifikationen der Halbleiter vorrichtung nach den Fig. 1A, 1B und 1C. Bei der Halb leitervorrichtung nach Fig. 2 erstreckt sich der Um fangsabschnitt 4 a des hochdotierten n⁺-Bereiches 4 um den hochdotierten p⁺-Bereich 15 rechteckig oder quadra tisch anstelle kreisförmig (Fig. 1A). In Fig. 3 hat der mittlere Abschnitt 15 a des hochdotierten p⁺-Bereiches die Gestalt eines Streifens, und der Umfangsabschnitt 4 a umgibt den langen p⁺-Bereich 15. Die Halbleitervorrich tungen nach den Fig. 2 und 3 sind strukturell und be triebsmäßig identisch mit der Vorrichtung nach Fig. 1A.

Die Fig. 4A bis 4I zeigen ein Herstellungsverfahren für die Halbleitervorrichtung nach Fig. 1A. Die Herstellung erfordert den Ablauf der folgenden Schritte.

Wie in Fig. 4A gezeigt ist, wird auf dem p⁺-Substrat 1 der n⁻-Bereich 2 hohen Widerstandes aufgebaut. Bei spielsweise liegt die Verunreinigungskonzentration des n⁻-Bereiches 2 in der Größenordnung von 10 ¹ cm^-3, und die Dicke des n⁻-Bereiches 2 liegt in der Größenordnung von einigen 10 µm. Sodann wird eine Isolierschicht von etwa 0,1 µm (1000 Å) Dicke durch thermische Oxidation ausgebildet. Diese Oxidschicht dient als Gate-Isolierschicht 6.

Anschließend wird , wie Fig. 4B zeigt, die Gate-Elektrode 7 durch Aufbringung einer Polysilikon schicht von 0,3 bis 0,5 µm Dicke ausgebildet, die dann einen Isolierfilm 16 aus SiO₂ oder Si₃N₄ bildet, worauf sich ein Photoätzvorgang anschließt.

Als nächster Schritt, der in Fig. 4C dargestellt ist, wird der p-Wellbereich 3 ausgebildet, indem eine Bor verunreinigung in den Bereich 2 durch Ionenimplantation mit einer Dotierungsmenge von etwa 10¹⁴ cm^-2 mit Hilfe der Gate-Elektrode 7 als Maske eingebracht wird. Bei diesem Schritt werden Borionen stärker implantiert, um den hochdotierten p*- Bereich 5 auszubilden. Die Verunreinigungskonzentration des p*- Bereiches 5 ist größer als die des p-Wellbereiches 3.

Im nächsten Schritt, der in Fig. 4D dargestellt ist, wird die Borverunreinigung durch Ionenimplantantion mit einer Dosis von etwa 10¹⁶ cm^-2 unter Verwendung der Gate-Elektrode 7 als Maske und einem zusätzlichen ge wünschten Maskenmuster stärker eingeführt.

In einem Schritt nach Fig. 4E wird die Öffnung der Gate-Elektrode durch Entfernen eines Randbereiches von 1 µm vom Rand durch seitliches Ätzen mit dem Isolierfilm 16 als Maske aufgeweitet.

Im Schritt nach Fig. 4F wird eine Phosphorverunreinigung durch Ionenimplantation mit einer Dosis von etwa 5× 10¹⁵ cm^-2 mit Hilfe der seitlich geätzten Gate-Elektrode 7 als Maske stark eingeführt. Anschließend folgt ein Eintreibe-Vorgang. Der hochdotierte n⁺-Bereich 4 und der hochdotierte p⁺-Bereich 15 werden auf diese Weise aus gebildet. Die Fig. 4F bis 4I zeigen nur den Umfangsab schnitt 4 a des Bereiches 4.

Bei einem Schritt nach Fig. 4G wird ein Phosphorsilikat- Glas niedergeschlagen, um einen Zwischenlage-Isolierfilm 8 auszubilden, der eine Dicke von etwa 1 µm hat.

In dem Schritt nach Fig. 4H wird eine Öffnung in dem Gate-Isolierfilm 6 und dem Zwischenlage-Isolierfilm 8 durch einen Photoätzvorgang ausgebildet, um das Kontakt fenster 12 auszubilden.

Im Schritt 4 I wird eine Aluminiumschicht mit einer Dicke von einigen µm durch Verdampfung niedergeschlagen, um die Source-Elektrode 9 zu bilden. Die Drain-Elektrode 10 wird ebenfalls durch Metallverdampfung, beispielsweise von Aluminium, auf der Unterseite des Substrats ausgebildet.

Die Fig. 5A bis 5J zeigen ein weiteres Beispiel eines Herstellungsverfahrens.

Die in den Fig. 5A , 5B und 5C dargestellten Schritte sind im wesentlichen identisch mit den Schritten nach den Fig. 4A , 4B bzw. 4C.

In einem Schritt nach Fig. 5D wird Phosphor mit einer Dosis von etwa 5×10¹⁵ cm^-2 unter Verwendung der Gate-Elektrode 7 als Maske durch kräftige Ionenimplan tation eingeführt.

Im Schritt nach Fig. 5E wird SiO₂ auf der gesamten Oberfläche durch chemische Verdampfung niedergeschlagen.

Im Schritt nach 5F wird die SiO₂-Schicht durch reaktives Ionenätzen geätzt, um einen Seitenwandbereich 17 auszubilden, der an dem Rand der Gate-Elektrode 7 haftet und eine Dicke hat, die etwa gleich der Dicke der Gate-Elektrode 7 ist.

Im Schritt nach Fig. 5G werden Borionen stark mit einer Dosis von etwa 10¹⁶ cm^-2 unter Verwendung der Gate-Elektrode 7, des Seitenwandbereiches 17 und einer zusätzlichen Maske eines gewünschten Musters implantiert und dann eingetrieben. Auf diese Weise werden der hoch dotierte n⁺-Bereich 4 und der hochdotierte p⁺-Bereich 15 ausgebildet. Die in den Fig. 5A bis 5J dargestellten Schritte sind im wesentlichen identisch mit den Schrit ten, die in den Fig. 4G bis 4I dargestellt sind.

Fig. 6 zeigt eine zweite Ausführungsform der vorliegen den Erfindung. Die Halbleitervorrichtung nach Fig. 6 ge hört zu den Vertikal-MOSFETs. Das heißt, die Vorrichtung nach der zweiten Ausführungsform hat ein n⁺-Substrat 21 anstelle des p⁺-Substrats 1 der ersten Ausführungsform.

Im Falle von Vertikal-MOSFET-Vorrichtungen ist der zwei te Durchbruch aufgrund eines Durchbruchstromes problema tisch. Das Phänomen eines zweiten Durchbruchs wird durch Löcher verursacht, die in den p-Wellbereich 3 eingelei tet werden, vergleichbar dem Haltephänomen des MOSFET nach Fig. 7 veränderbarer Leitfähigkeit. Beim Phänomen des zweiten Durchbruchs wird ein Spannungsabfall durch den Löcherfluß durch den Widerstand R _B des p-Bereiches entwickelt, und dieser Spannungsabfall schaltet einen parasitären npn-Transistor ein, der von dem hochdotier ten n⁺-Bereich 4 als Emitter, dem p-Wellbereich 3 als Basis und dem n⁻-Bereich 2 hohen Widerstandes als Kollektor gebildet wird. Vergleichbar dem Haltezustand in der Vorrichtung nach Fig. 1 kann der zweite Durch bruch zu einer Beschädigung der Halbleitervorrichtung führen. Wenn der hochdotierte n⁺-Bereich 4 den Umfangs abschnitt 4 a und die inneren Abschnitte 4 b aufweist, dann kann dieser Halbleiteraufbau, wie er in Fig. 6 dar gestellt ist, den Widerstand R _B verringern, so daß der Einschaltwiderstand, so wie bei der ersten Ausführungs form, am Ansteigen gehindert ist.

Auch in der zweiten Ausführungsform können der hochdo tierte n⁺-Bereich 4 und der hochdotierte p⁺-Bereich 15 die in den Fig. 2 und 3 dargestellten Gestalten haben.

Claims

1. Halbleitervorrichtung, enthaltend:
einen hochdotierten ersten Halbleiterbereich (1; 21), der mit einer Drain-Elektrode (10) an seiner Unterseite ver sehen ist,
einen zweiten Halbleiterbereich (2) eines ersten Leit fähigkeitstyps, der auf der Oberseite des hochdotierten ersten Hableiterbereichs (1; 21) ausgebildet ist,
einen dritten Halbleiterbereich (3) vom zweiten, dem ersten entgegengesetzten Leitfähigkeitstyp, der auf dem zweiten Halbleiterbereich (2) ausgebildet ist und einen kanalbildenden Bereich (11) aufweist,
eine Gate-Elektrode (7), die auf der Oberseite des kanalbildenden Bereiches (11) über eine Isolierschicht (6) ausgebildet ist,
einen vierten Halbleiterbereich (4) vom ersten Leitfähigkeitstyp, der einen Umfangsabschnitt (4 a) aufweist, der sich an den kanalbildenden Abschnitt (11) anschließt, und mehrere innere Abschnitte (4 b) aufweist, die von dem Umfangsabschnitt (4 a) vor stehen und mit einer Source-Elektrode (9) versehen sind, und
einen hochdotierten fünften Halbleiterbereich (15) vom zweiten Leitfähigkeitstyp, der von dem vierten Halbleiterbereich (4)geben ist und mit der Source- Elektrode (9) versehen ist.

2. Halbleitervorrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß die Gate-Elektrode (7) sich über so wohl den Umfangsabschnitt (4 a) des vierten Halbleiterbe reiches (4) als auch über den zweiten Halbleiterbereich (2) erstreckt.

3. Halbleitervorrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß der hochdotierte erste Halbleiterbe reich (1; 21) entweder vom p- oder vom n-Typ ist, der zweite und der vierte Halbleiterbereich (2, 4) vom n-Typ sind und die dritten und fünften Halbleiterbereiche (3, 15) vom p-Typ sind.

4. Halbleitervorrichtung nach Anspruch 3, dadurch ge kennzeichnet, daß der dritte Halbleiterbereich einen pe ripheren Unterbereich (11) vom zweiten Leitfähigkeitstyp und einen zentralen Unterbereich (5) vom zweiten Leit fähigkeitstyp aufweist, wobei der zentrale Unterbereich (5) von dem peripheren Unterbereich (11) umgeben ist und eine Verunreinigungskonzentration aufweist, die größer als die des peripheren Unterbereichs (11) ist.