DE2706623C2 - - Google Patents

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Description

Die Erfindung betrifft eine MIS-Feldeffekttransistoranordnung für hohe Source-Drain-Spannungen aus einem Feldeffekttransistor vom Anreicherungstyp und einem Feldeffekttransistor vom Verarmungstyp, wie er im Oberbegriff des Patentanspruchs 1 näher angegeben ist.
In der Halbleitertechnologie werden für Flüssigkristall-Anzeigen oder auch für MNOS-Speicherschaltungen MIS-Transistoren oft für die Treiberstufen verwendet. Herkömmliche MIS-Transistoren sind im allgemeinen nur für Source-Drain-Spannungen bis etwa 40 Volt funktionsfähig, da in diesem Bereich die Durchbruchsspannung erreicht wird.
MIS-Feldeffekttransistoranordnungen sind aus dem älteren deutschen Patent 26 11 338 sowie aus der DE-AS 15 14 362 bekannt. Während das ältere deutsche Patent einen Feldeffekttransistor mit MIS-Gate-Anordnung mit sehr kurzer Kanallänge betrifft, enthält die DE-AS eine Anordnung mit einer Gate-Elektrode, deren Abstand vom Kanalbereich in Richtung auf die Drainzone zunimmt. Mit dieser Maßnahme soll die Stabilität des Feldeffekttransistors verbessert werden.
Eine MIS-Feldeffekttransistoranordnung der eingangs genannten Art ist aus den Solid State Electronics, Band 18, 1975, Seiten 777 bis 783, bekannt. Diese Anordnung hat eine maximale Source- Drain-Spannung von etwa 40 V.
Aufgabe der Erfindung ist es, einen MIS-Feldeffekttransistor anzugeben, der auch bei hohen Source-Drain-Spannungen von über 100 Volt betriebssicher arbeitet.
Diese Aufgabe wird durch eine wie eingangs angegebene MIS-Feldeffekttransistoranordnung gelöst, die erfindungsgemäß nach der im kennzeichenden Teil des Patentanspruchs 1 angegebenen Weise ausgestaltet ist.
Weitere bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung beruht auf folgenden Überlegungen: Wird ein MIS- Feldeffekttransistor vom "depletion"-Typ im Source-Folger-Betrieb betrieben, so erreicht die Source-Drain-Spannung maximal diejenige Spannung, die vorliegt, wenn das Gebiet zwischen Source und Drain ausgeräumt ist, da in diesem Fall kein Drain-Strom mehr fließt. Erst bei sehr viel höheren Source-Drain-Spannungen treten Stoßionisationseffekte auf, die zu einem Lawinendurchbruch führen. Dieser Umstand kann dazu ausgenutzt werden, die Spannungsfestigkeit eines MIS-Feldeffekttransistors zu erhöhen, indem ein MIS- Feldeffekttransistor vom "enhancement"-Typ mit relativ kleiner Drain-Source-Durchbruchsspannung mit einem MIS-Feldeffekttransistor vom "depletion"-Typ in Reihe geschaltet wird und die beiden Gate-Elektroden dieser MIS-Feldeffekttransistoren miteinander leitend verbunden werden. Dabei sind diese beiden MIS-Feldeffekttransistoren so angepaßt, daß im Gebiet der vorgesehenen Gate-Steuerspannungen der Feldeffekttransistor vom "depletion"- Typ stets in durchgeschaltetem, leitendem Zustand ist. Bei hohen Spannungen zwischen der Source-Elektrode des "enhancement"-Transistors und der Drain-Elektrode des "depletion"-Transistors wird das Kanalgebiet des "depletion"-Transistors ausgeräumt, so daß aus diesem Grunde die Source-Seite des "depletion"-Transistors und damit auch die Drain-Seite des "enhancement"-Transistors nur eine maximale Spannung erreichen. Die Spannungsfestigkeit eines solchen Bauelementes kann weiter erhöht werden, wenn statt eines "depletion"-Transistors eine Kettenschaltung von mehreren "depletion"-Transistoren eingesetzt wird, wobei jeweils die Durchbruchsspannung U DB eines solchen "depletion"-Transistors größer ist als die Durchbruchsspannung des vor ihm in der Reihe stehenden "depletion"-Transistors, und die Sättigungsspannung U s eines solchen "depletion"-Transistors niedriger ist als die Durchbruchsspannung des vor ihm in der Reihe stehenden "depletion"- Transistors. Bei einer solchen Schaltung ist die maximale Betriebsspannung etwa die Durchbruchsspannung U DBn des n-ten, letzten "depletion"-Transistors. Eine solche Schaltung kann gemäß der Erfindung einfach in integrierter Form aufgebaut werden, indem für den "enhancement"-MIS-Feldeffekttransistor ein DIMOS-Feldeffekttransistor nach Patent 26 11 338 verwendet wird. Ein solcher DIMOS-Feldeffekttransistor weist ein stark dotiertes Source-Gebiet vom ersten Leitungstyp auf, an das sich ein ebenfalls dotiertes Kanalgebiet vom gleichen Leitungstyp anschließt. Unterhalb des Kanalgebietes befindet sich ein dotiertes Gebiet des zweiten Leitungstyps, das bewirkt, daß die vom Source-Gebiet ausgehenden Ladungsträger eine Energiebarriere überwinden müssen, um zu dem an dem anderen Ende des Kanalgebietes befindlichen Drain-Gebiet vom ersten Leitungstyp zu gelangen. Durch dieses dotierte Gebiet des zweiten Leitungstyps unterhalb des Kanalgebietes wird daher erreicht, daß sich dieser "enhancement"-Transistor im "normally off"-Zustand befindet. Wird ein solcher Transistor bezüglich der örtlichen Lage des weiteren, dotierten Gebietes vom zweiten Leitungstyp unsymmetrisch aufgebaut, indem der Kanalbereich auf der Drain-Seite weiter ausgedehnt ist als auf der Source-Seite, so entspricht dies einer integrierten Schaltung aus einem solchen DIMOS-Feldeffekttransistor. Steigt nun in Richtung auf die Drain-Elektrode der Abstand zwischen dem Kanalbereich und der Gate-Elektrode beispielsweise stufenartig an, so entspricht der Bereich einer jeden Stufe einem einzelnen "depletion"-Feldeffekttransistor, wobei die Durchbruchsspannung eines solchen einzelnen "depletion"-Feldeffekttransistors mit zunehmendem Abstand der Gate-Elektrode von dem Kanalbereich zunimmt und die Sättigungsspannung auch zunimmt. Durch einen solchen Aufbau ist also eine Kettenschaltung von "depletion"-Feldeffekttransistoren gegeben, die der gesetzten Bedingung, daß ein einzelner "depletion"-Transistor eine größere Durchbruchsspannung und eine niedrigere Sättigungsspannung als der vor ihm in der Reihe stehende "depletion"-Feldeffekttransistor aufweisen soll, gerecht wird.
Anstelle eines solchen stufenartigen Verlaufs des Abstandes zwischen der Gate-Elektrode und dem Kanalbereich kann die Zunahme dieses Abstandes auch kontinuierlich erfolgen.
Um einen zunehmenden Abstand zwischen der Gate-Elektrode und dem Kanalbereich zu realisieren, kann gemäß den Ausführungsformen der Erfindung einmal die Dicke des Gate-Isolators ansteigen; es ist aber auch möglich, den Kanalbereich an der Substratoberfläche beginnen zu lassen und in Richtung auf das Drain-Gebiet zunehmend tiefer unter der Substratoberfläche verlaufen zu lassen.
Eine weitere, bevorzugte Ausführungsform der Erfindung sieht vor, daß die Gate-Elektrode gegenüber dem Drain-Gebiet etwas versetzt liegt, so daß der Kanalbereich unmittelbar vor der Gate-Elektrode in einer Länge von etwa 0,1 bis 5 µm nicht von der Gate-Elektrode überdeckt ist. Mit einer solchen Ausführungsform wird erreicht, daß das zwischen der Gate-Elektrode und der Drain-Elektrode beim Betrieb des Feldeffekttransistors vorliegende elektrische Feld weniger stark ist, wodurch wiederum die Durchbruchsspannung eines solchen MIS-Feldeffekttransistors erhöht wird.
Eine weitere Ausgestaltung der Erfindung sieht vor, den erfindungsgemäßen Feldeffekttransistor in einer ESFI-Technik innerhalb eines epitaxialen Siliziumfilms, der sich auf einem isolierenden Substrat, z. B. auf einer Saphirscheibe, befindet, aufzubauen.
Im folgenden wird die Erfindung anhand der Figuren beschrieben und näher erläutert.
Fig. 1 zeigt ein Ersatzschaltbild für einen erfindungsgemäßen MIS-Feldeffekttransistor;
Fig. 2 zeigt, welchen Kennlinienverlauf die einzelnen Transistoren des Ersatzschaltbildes aufweisen;
Fig. 3, 4, 5 zeigen Ausführungsbeispiele für einen erfindungsgemäßen MIS-Feldeffekttransistor.
Fig. 1 zeigt ein Ersatzschaltbild für einen erfindungsgemäßen MIS- Feldeffekttransistor, anhand dessen die Wirkungsweise des erfindungsgemäßen Feldeffekttransistors erläutert werden kann. Das Ersatzschaltbild zeigt eine Reihenschaltung von Transistoren T₀, T₁ . . . T n , bei der jeweils die Drain-Elektrode eines Transistors der Source-Elektrode des folgenden Transistors verbunden ist und bei der sämtliche Gate-Elektroden der einzelnen Transistoren zusammengeschaltet sind. Der erste Transistor der Reihe T₀ ist ein MIS-Feldeffekttransistor vom "enhancement"-Typ, der ein "normally off"-Transistor ist. Dieser erste Transistor T₀ hat von den Transistoren der Reihenschaltung die kleinste Durchbruchsspannung. Die folgenden Transistoren T₁ bis T n sind sämtlich Feldeffekttransistoren vom "depletion"-Typ. Von diesen Transistoren hat der Transistor T₁ die kleinste Durchbruchsspannung, der Transistor T n die größte Durchbruchsspannung. Ein integrierter Aufbau für eine solche durch das Ersatzschaltbild wiedergegebene Reihenschaltung von Feldeffekttransistoren ist durch die in den Fig. 3, 4 und 5 dargestellten Ausführungsbeispiele des erfindungsgemäßen MIS-Feldeffekttransistors gegeben.
Die Anpassung der einzelnen Transistoren T₀ . . . T n ist aus den Kennlinienfeldern der Fig. 2 entnehmbar.
Ein Beispiel eines erfindungsgemäßen MIS-Feldeffekttransistors zeigt Fig. 3. Er besteht aus einem Halbleitersubstrat 1, beispielsweise einem Siliziumsubstrat. Dieses Siliziumsubstrat ist vom zweiten Leitungstyp, beispielsweise schwach p-leitend, mit einer Trägerkonzentration von etwa 5 · 1014 cm-3. In diesem Halbleitersubstrat befindet sich ein stark dotiertes Source- Gebiet 2 vom ersten Leitungstyp sowie ein ebenfalls stark dotiertes Drain-Gebiet 3 vom ersten Leitungstyp, die beispielsweise mit Phosphor stark n-dotiert sind, mit einer Trägerkonzentration von mehr als etwa 1019 cm-3. Zwischen dem Source-Gebiet 2 und dem Drain-Gebiet 3 erstreckt sich der Kanalbereich 5, der in einem Abstand von etwa 100 bis 1000 nm unter der Substratoberfläche 10 verläuft. Dieser Kanalbereich 5 weist ebenfalls den ersten Leitungstyp auf; er ist beispielsweise mit Phosphor n- dotiert, mit einer Trägerkonzentration von etwa 1016 - 5 · 1016 cm-3.
In der Nähe des Source-Gebietes 2 befindet sich in dem Halbleitersubstrat unterhalb des Kanalbereiches 5 ein weiteres dotiertes Gebiet 4 vom zweiten Leitungstyp, das beispielsweise p-dotiert ist, mit einer Trägerkonzentration von 1-10 · 1016 cm-3. Die Herstellung eines solchen, unterhalb des Kanalbereiches in dem Halbleitersubstrat befindlichen dotierten Gebietes kann mit Hilfe einer Ionenimplantation unter Verwendung einer Implantationsmaske hergestellt werden, da mit Hilfe einer Implantationsdotierung erreicht werden kann, daß sich das Konzentrationsmaximum nicht an der Substratoberfläche, sondern in tiefer liegenden Gebieten des Substrates befindet. Das Source-Gebiet 2 und das Drain-Gebiet 3 sind mit elektrischen Anschlüssen versehen, beispielsweise mit aufgedampften Aluminiumleiterbahnen 8 und 9. Über dem Kanalbereich 5 befindet sich die Gate-Isolierschicht 6, z. B. eine SiO₂-Schicht. Diese Gate-Isolierschicht 6 besteht aus einzelnen Teilbereichen 60, 61, 62, 63, die sich in ihrer jeweiligen Dicke unterscheiden. Auf dieser Gate-Isolierschicht 6 befindet sich die Gate-Elektrodenschicht 7. Diese Gate-Elektrodenschicht 7 ist gemäß einer bevorzugten Ausgestaltung der Erfindung so angeordnet, daß sie gegenüber dem Drain-Gebiet 3 um eine Strecke 1 versetzt liegt, wobei diese Strecke 1 etwa 100-10 000 nm beträgt. In Fig. 3 ist weiter angedeutet, welche einzelnen Teile des erfindungsgemäßen MIS-Feldeffekttransistors den einzelnen Gliedern der in Fig. 1 dargestellten Kettenschaltung entsprechen. Dem Transistor T₀ entspricht derjenige Teil des Feldeffekttransistors, der die Source-Elektrode, das weitere dotierte Gebiet 4, den Teil 60 der Isolierschicht 6 und den darauf befindlichen Teil der Gate-Elektrode 7 umfaßt. Die Source- Elektrode des nächsten Transistors T₁ ist durch denjenigen Teil des Kanalbereiches 5 gegeben, der unter dem Bereich 60 der Isolierschicht 6 liegt. Der unter dem Bereich 61 der Isolierschicht liegende Teil des Kanalbereiches 5 kann gleichzeitig als Drain- Gebiet des Transistors T₀ aufgefaßt werden; er ist zugleich auch das Kanalgebiet des Transistors T₁ und das Source-Gebiet des nächsten Transistors T₂. Insgesamt kann die in Fig. 3 dargestellte Struktur eines erfindungsgemäßen Feldeffekttransistors als eine Schaltung aus einem "enhancement"-Feldeffekttransistor T₀ und drei weiteren Feldeffekttransistoren T₁, T₂ und T₃ aufgefaßt werden.
In Fig. 4 ist ein weiteres Ausführungsbeispiel eines erfindungsgemäßen MIS-Feldeffekttransistors dargestellt. Er unterscheidet sich von der in Fig. 3 dargestellten Ausführungsform dadurch, daß bei ihm die Gate-Isolierschicht 6 gleichmäßig dick ist, und daß die Abstandszunahme zwischen der Gate-Elektrode 7 und dem Kanalbereich 5 dadurch bewirkt ist, daß der Kanalbereich 5 von der Substratoberfläche 10 in Richtung auf das Drain-Gebiet 3 hin in zunehmend tiefer liegenden Bereichen des Halbleitersubstrates 1 angeordnet ist. Der Kanalbereich 5 besteht somit aus einzelnen Bereichen 50, 51, 52, 53 und 54, die stufenartig gegeneinander versetzt sind.
Fig. 5 zeigt ein weiteres Ausführungsbeispiel der Erfindung, das in einer Technik der epitaxialen Siliziumfilme auf isolierendem Substrat hergestellt werden kann. Dieser MIS-Feldeffekttransistor besteht aus einem isolierenden Substrat 12, beispielsweise einem Saphirsubstrat, auf dem ein epitaxialer Siliziumfilm abgeschieden und einzelne Si-Inseln 100 herausgeätzt wurden. Diese epitaxialen Siliziuminseln 100 sind beispielsweise schwach p-dotiert mit einer Dotierstoffkonzentration von 5 · 1014 cm-3. Entsprechend den im Vorangehenden beschriebenen Ausführungsbeispielen befindet sich in einer solchen epitaxialen Siliziuminsel 100 ein stark n-dotiertes Source-Gebiet 2 und ein ebenfalls stark n-dotiertes Drain-Gebiet 3. Der Kanalbereich 5 erstreckt sich unterhalb der Substratoberfläche 10 zwischen dem Source-Gebiet 2 und dem Drain-Gebiet 3. Die Gate-Isolierschicht 6 weist einen gleichmäßig starken Teil 60 auf, der sich über den in der epitaxialen Siliziuminsel befindlichen weiteren dotierten Gebiet 4 befindet, und einen keilartig ansteigenden Teil 66, in dem die Dicke der Gate-Isolierschicht von etwa 60 nm auf 6000 nm zunimmt. Auf der Gate-Isolierschicht 6 ist die Gate-Elektrode 7, beispielsweise eine Aluminiumschicht, abgeschieden. Das Source-Gebiet 2 und das Drain-Gebiet 3 sind mit elektrischen Zuleitungen 8 bzw. 9 versehen.
In den Fig. 1 und 2 bedeutet:
S i Source des Transistors T i (i = 0,1, . . . n) D i Drain des Transistors T i U DB Drain-Durchbruchsspannung des Transistors T i U Di Drain-Spannung J i Drain-Strom U Sätti Sättigungsspannung U G Gatespannung

Claims (14)

1. MIS-Feldeffekttransistoranordnung für hohe Source-Drain-Spannungen aus einem Feldeffekttransistor vom Anreicherungstyp und einem Feldeffekttransistor vom Verarmungstyp, mit einem Halbleitersubstrat vom zweiten Leitungstyp, mit im Halbleitersubstrat befindlichen Source- und Drain-Gebieten vom ersten Leitungstyp, mit einem an das Source-Gebiet angrenzenden Kanal des Feldeffekttransistors vom Anreicherungstyp und einem daran anschließenden, sich bis zum Drain-Gebiet erstreckenden Kanalbereich vom ersten Leitungstyp des Feldeffekttransistors vom Verarmungstyp und mit einer über dem gesamten Kanalbereich angeordneten, gemeinsamen isolierten Gate-Elektrode, dadurch gekennzeichnet, daß sich der Kanalbereich (5) vom ersten Leitungstyp vom Source-Gebiet (2) bis zum Drain-Gebiet (3) erstreckt, daß ein weiteres Gebiet (4) vom zweiten Leitungstyp seitlich vom Source-Gebiet (2) unterhalb des Kanalbereichs (5) angeordnet ist, das bewirkt, daß die vom Source-Gebiet ausgehenden Ladungsträger eine Energiebarriere überwinden müssen, und daß der Abstand zwischen der Gate-Elektrode (7) und dem Kanalbereich (5) in Richtung auf das Source-Gebiet (3) hin zunimmt.
2. MIS-Feldeffekttransistoranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Abstand zwischen der Gate-Elektrode (7) und dem Kanalgebiet (5) stufenförmig zunimmt.
3. MIS-Feldeffekttransistoranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Abstand zwischen der Gate-Elektrode (7) und dem Kanalgebiet (5) kontinuierlich zunimmt.
4. MIS-Feldeffekttransistoranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Kanalgebiet (5) in der Nähe des Source- Gebietes (2) an die Oberfläche (10) des Halbleitersubstrates (1) angrenzt, und daß der Abstand des Kanalgebietes (5) von der Substratoberfläche (10) in Richtung auf das Drain-Gebiet (3) hin zunimmt.
5. MIS-Feldeffekttransistoranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Dicke der Isolierschicht (6) von dem Source-Gebiet (2) in Richtung auf das Drain-Gebiet (3) hin zunimmt.
6. MIS-Feldeffekttransistoranordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Dicke der Isolierschicht (6) über dem seitlich vom Source-Gebiet (2) liegenden dotierten Gebiet (4) des zweiten Leitungstyps gleichmäßig ist und in Richtung auf das Drain-Gebiet (3) hin keilartig ansteigt (Fig. 5).
7. MIS-Feldeffekttransistoranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das dotierte Gebiet (4) implantierte Dotierstoffe enthält.
8. MIS-Feldeffekttransistoranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Kanalbereich (5) implantiert ist.
9. MIS-Feldeffekttransistoranordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Halbleitersubstrat aus Silizium besteht.
10. MIS-Feldeffekttransistoranordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß das Halbleitersubstrat p-leitend mit einer Trägerkonzentration von etwa 5 · 1014 cm-3 ist.
11. MIS-Feldeffekttransistoranordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das Kanalgebiet (5) n-leitend dotiert ist mit einer Trägerkonzentration zwischen etwa 1 · 1016 und 5 · 1016 cm-3.
12. MIS-Feldeffekttransistoranordnung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß das seitlich vom Source-Gebiet (2) liegende dotierte Gebiet (4) p-leitend mit einer Trägerkonzentration zwischen etwa 1 · 1016 und 5 · 1016 cm-3 ist.
13. MIS-Feldeffekttransistoranordnung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß der Abstand der Gate-Elektrode (7) von dem Kanalgebiet (5) über dem seitlich vom Source-Gebiet (2) liegenden dotierten Gebiet (4) etwa 60 nm beträgt und von dort in Richtung auf das Drain-Gebiet (3) hin auf etwa 6000 nm ansteigt.
14. MIS-Feldeffekttransistoranordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Gate-Elektrode (7) gegenüber dem Drain- Gebiet (3) um eine Strecke 1 mit einer Länge zwischen 100 und 10 000 nm versetzt liegt.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3311923A1 (de) * 1982-04-01 1983-10-13 Kabushiki Kaisha Suwa Seikosha, Tokyo Duennfilmtransistoranordnung
DE19755868C1 (de) * 1997-12-16 1999-04-08 Siemens Ag Hochvolt-SOI-Dünnfilmtransistor

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2852621C4 (de) * 1978-12-05 1995-11-30 Siemens Ag Isolierschicht-Feldeffekttransistor mit einer Drif tstrecke zwischen Gate-Elektrode und Drain-Zone
EP0020164B1 (de) * 1979-05-30 1983-05-11 Xerox Corporation Monolithische Matrix mit Hochspannungs-MOS-Transistoren
DE3012430A1 (de) * 1980-03-31 1981-10-08 Siemens AG, 1000 Berlin und 8000 München Planare halbleiteranordnung mit erhoehter durchbruchsspannung
NL8103218A (nl) * 1981-07-06 1983-02-01 Philips Nv Veldeffekttransistor met geisoleerde stuurelektrode.
US4499652A (en) * 1983-09-15 1985-02-19 Mostek Corporation Method of forming a MOSFET with both improved breakdown resistance and less hot-electron effects
DE3404834A1 (de) * 1984-02-08 1985-08-08 Hahn-Meitner-Institut für Kernforschung Berlin GmbH, 1000 Berlin Halbleiter-leistungsbauelement, insbesondere thyristor und gridistor, sowie verfahren zu dessen herstellung
US4680605A (en) * 1984-03-12 1987-07-14 Xerox Corporation High voltage depletion mode transistor with serpentine current path
IT1214805B (it) * 1984-08-21 1990-01-18 Ates Componenti Elettron Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown
US4697198A (en) * 1984-08-22 1987-09-29 Hitachi, Ltd. MOSFET which reduces the short-channel effect
US4859620A (en) * 1985-04-12 1989-08-22 General Electric Company Graded extended drain concept for reduced hot electron effect
US4613882A (en) * 1985-04-12 1986-09-23 General Electric Company Hybrid extended drain concept for reduced hot electron effect
US4680603A (en) * 1985-04-12 1987-07-14 General Electric Company Graded extended drain concept for reduced hot electron effect
US4701775A (en) * 1985-10-21 1987-10-20 Motorola, Inc. Buried n- channel implant for NMOS transistors
GB8624637D0 (en) * 1986-10-14 1986-11-19 Emi Plc Thorn Electrical device
US4920393A (en) * 1987-01-08 1990-04-24 Texas Instruments Incorporated Insulated-gate field-effect semiconductor device with doped regions in channel to raise breakdown voltage
US4818715A (en) * 1987-07-09 1989-04-04 Industrial Technology Research Institute Method of fabricating a LDDFET with self-aligned silicide
US4943537A (en) * 1988-06-23 1990-07-24 Dallas Semiconductor Corporation CMOS integrated circuit with reduced susceptibility to PMOS punchthrough
US5122474A (en) * 1988-06-23 1992-06-16 Dallas Semiconductor Corporation Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough
US4906588A (en) * 1988-06-23 1990-03-06 Dallas Semiconductor Corporation Enclosed buried channel transistor
US5246870A (en) * 1991-02-01 1993-09-21 North American Philips Corporation Method for making an improved high voltage thin film transistor having a linear doping profile
JPH0613391A (ja) * 1992-06-26 1994-01-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5648671A (en) * 1995-12-13 1997-07-15 U S Philips Corporation Lateral thin-film SOI devices with linearly-graded field oxide and linear doping profile
DE19638437C2 (de) * 1996-09-19 2002-02-21 Infineon Technologies Ag Durch Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung
US5973358A (en) * 1997-07-01 1999-10-26 Citizen Watch Co., Ltd. SOI device having a channel with variable thickness
US6166418A (en) * 1997-12-16 2000-12-26 Infineon Technologies Ag High-voltage SOI thin-film transistor
US5969387A (en) * 1998-06-19 1999-10-19 Philips Electronics North America Corporation Lateral thin-film SOI devices with graded top oxide and graded drift region
US6221737B1 (en) * 1999-09-30 2001-04-24 Philips Electronics North America Corporation Method of making semiconductor devices with graded top oxide and graded drift region
US8664067B2 (en) * 2010-11-18 2014-03-04 Monolithic Power Systems, Inc. CMOS devices with reduced short channel effects
US10276679B2 (en) * 2017-05-30 2019-04-30 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
JP7075172B2 (ja) * 2017-06-01 2022-05-25 エイブリック株式会社 基準電圧回路及び半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3339128A (en) * 1964-07-31 1967-08-29 Rca Corp Insulated offset gate field effect transistor
NL6501946A (de) * 1965-02-17 1966-08-18
US3604990A (en) * 1970-04-01 1971-09-14 Gen Electric Smoothly changing voltage-variable capacitor having an extendible pn junction region
JPS51122383A (en) * 1975-04-18 1976-10-26 Fujitsu Ltd Semiconductor memory
JPS525254A (en) * 1975-07-02 1977-01-14 Hitachi Ltd High voltage resistance mis switching circuit
FR2325194A1 (fr) * 1975-09-16 1977-04-15 Ibm Dispositif de pompage de charge pour semi-conducteur et son procede de fabrication
JPS6042626B2 (ja) * 1976-05-18 1985-09-24 松下電器産業株式会社 半導体装置の製造方法
US4063267A (en) * 1976-06-21 1977-12-13 Mcdonnell Douglas Corporation MNOS Memory device
US4029522A (en) * 1976-06-30 1977-06-14 International Business Machines Corporation Method to fabricate ion-implanted layers with abrupt edges to reduce the parasitic resistance of Schottky barrier fets and bipolar transistors
US4112455A (en) * 1977-01-27 1978-09-05 The United States Of America As Represented By The Secretary Of The Navy Field-effect transistor with extended linear logarithmic transconductance
US4132998A (en) * 1977-08-29 1979-01-02 Rca Corp. Insulated gate field effect transistor having a deep channel portion more highly doped than the substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3311923A1 (de) * 1982-04-01 1983-10-13 Kabushiki Kaisha Suwa Seikosha, Tokyo Duennfilmtransistoranordnung
DE19755868C1 (de) * 1997-12-16 1999-04-08 Siemens Ag Hochvolt-SOI-Dünnfilmtransistor

Also Published As

Publication number Publication date
JPS6237545B2 (de) 1987-08-13
FR2381389A1 (fr) 1978-09-15
FR2381389B1 (de) 1983-11-10
DE2706623A1 (de) 1978-08-17
GB1552757A (en) 1979-09-19
JPS53101986A (en) 1978-09-05
US4247860A (en) 1981-01-27

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