DE69838307T2 - Vertikal-Sperrschicht-Feldeffekttransistoren - Google Patents

Vertikal-Sperrschicht-Feldeffekttransistoren Download PDF

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Description

  • Die vorliegende Erfindung betrifft Sperrschicht-Feldeffekttransistoren und insbesondere Sperrschicht-Feldeffekttransistoren mit einem vertikalen Kanal, der eine SiGe-Legierung mit abgestufter Zusammensetzung aufweist, um eine Verspannung zur erhöhten Beweglichkeit der Ladungsträger und an der der Source zugewandten Seite des Kanals ein induziertes elektrisches Feld zu erzeugen, um Ladungsträger in den Kanal zu beschleunigen.
  • Bei der Metalloxid-Silicium(MOS)-Standardtechnologie ist die Steigerung der Arbeitsgeschwindigkeit von Feldeffekttransistoren üblicherweise durch die Verkleinerung der Bauelementabmessungen erreicht worden. Dem sind jedoch Grenzen insofern gesetzt, als verschiedene Parameter der Verkleinerung nicht im gleichen Maße folgen können, wenn die Länge des Transistor-Gates auf 0,1 μm oder weniger verkleinert wird. Dann kommen Kurzkanaleffekte sowie Trägheitseffekte besonders stark zum Tragen, welche die Bewegung der Ladungsträger (Elektronen) an der der Source zugewandten Seite des Kanals verlangsamen, was von besonderer Bedeutung ist.
  • Ein Feldeffekttransistor mit einer Silicium-Germanium-Schicht, die als Kanal fungiert, wird in der US-Patentschrift 5 019 882 von P. M. Solomon beschrieben, die am 28. Mai 1991 erteilt wurde.
  • Ein Bereich einer abgestuften SiGe-Legierung zur Beschleunigung von Ladungsträgern in bipolaren Bauelementen wurde beschrieben in den US-Patentschriften 4 951 115 von D. L. Harame et al., erteilt am 21. August 1990, und 5 359 912 von E. F. Crabbe et al., erteilt am 4. Oktober 1994, die dem Anmelder der vorliegenden Erfindung übertragen wurden.
  • Abgestufte SiGe-Schichten und verspannte Si- und SiGe-Schichten zur Erhöhung der Beweglichkeit von Ladungsträgern in MOSFET-Bauelementen sind in der US-Patentschrift 5 534 713 von K. E. Ismail und F. Stern beschrieben worden, die teilweise dem vorliegenden Anmelder übertragen wurde.
  • Eine verbesserte Struktur eines vertikalen JFET mit einem optimierten bipolaren Betriebsmodus wird in der US-Patentschrift 5 367 184 von A. Chantre, erteilt am 22. November 1994, beschrieben. Zur Verbesserung der bipolaren Funktion dient eine dünne SiGe-Schicht, die in einem n-Kanal ein gestörtes Valenzband erzeugt. Die dünne Schicht reicht vom Gate-Bereich bis zum Kanalbereich, um vom Gate(Basis)-Bereich Minoritätsladungsträger (Löcher) zu injizieren. Für die Funktion des vertikalen JFET wird die dünne SiGe-Schicht nicht benötigt.
  • Gemäß der vorliegenden Erfindung werden ein Sperrschicht-Feldeffekttransistor und ein Verfahren zu dessen Herstellung beschrieben, wobei der Sperrschicht-Feldeffektransistor Folgendes umfasst: eine erste Halbleiterschicht einer ersten Art; eine oberhalb der ersten Halbleiterschicht gebildete zweite Halbleiterschicht einer schwach dotierten ersten Art, eine oberhalb der zweiten Halbleiterschicht gebildete dritte Halbleiterschicht einer zweiten Art mit einer Öffnung darin, die einen Teil der zweiten Halbleiterschicht freilegt, eine oberhalb der dritten Halbleiterschicht gebildete Schicht aus dielektrischem Material mit einer Öffnung darin, die mit der Öffnung in der dritten Halbleiterschicht in Verbindung steht, eine auf der zweiten Halbleiterschicht in der Öffnung der dritten Halbleiterschicht gebildete vierte Halbleiterschicht einer ersten Art Si(1-x)Gex, wobei x mit der Schichtdicke von 0 bis 0,1 zunehmen kann, eine auf der vierten Halbleiterschicht in der Öffnung der dritten Halbleiterschicht gebildete fünfte Halbleiterschicht einer ersten Art Si(1-y)Gey, wobei y gleich 0,15 sein kann, und eine auf der fünften Halbleiterschicht in der Öffnung der Schicht aus dielektrischem Material gebildete sechste Halbleiterschicht einer ersten Art Si(1-z)Gez, wobei z mit der Schichtdicke von 0,15 bis 0 abnehmen kann. Die erste und zweite Art Halbleiter kann vom Typ n bzw. p oder vom Typ p bzw. n sein.
  • Die Erfindung stellt einen Sperrschicht-Feldeffekttransistor für hohen Integrationsgrad (large scale integration, LSI) mit einer Kanallänge in der Größenordnung von 0,1 μm und weniger für Satellitennetze, drahtlose Weitverkehrsnetze und Kommunikationsausrüstungen bereit, der auf der Siliciumtechnologie beruht und in der Lage ist, im Mikrowellen- und Millimeterwellen-Frequenzband zu arbeiten.
  • Die Erfindung stellt ferner eine Sperrschicht-Feldeffekttransistorstruktur bereit, bei der das Gate automatisch auf die Source ausgerichtet ist.
  • Die Erfindung stellt ferner eine Sperrschicht-Feldeffekttransistorstruktur bereit, bei der die Gate-Länge problemlos bis unter 0,1 μm verkleinert werden kann, ohne dass sich Kurzkanal- oder Trägheitseffekte nachteilig auswirken.
  • Die Erfindung stellt ferner eine Sperrschicht-Feldeffekttransistorstruktur bereit, bei der der Kanal selbst aus verspanntem SiGe besteht, sodass Elektronen mit ihrer geringen effektiven Masse bevorzugt in vertikaler Richtung befördert werden.
  • Die Erfindung stellt ferner eine Sperrschicht-Feldeffekttransistorstruktur bereit, bei der der Konzentrationsverlauf des SiGe an der der Source zugewandten Seite des Kanals ein elektrisches Feld erzeugt, das Ladungsträger (Elektronen) beschleunigt oder mit hoher Geschwindigkeit in den Kanal injiziert.
  • Die Erfindung stellt ferner eine Sperrschicht-Feldeffekttransistorstruktur bereit, bei der der Konzentrationsverlauf des SiGe an der dem Drain zugewandten Seite des Kanals das elektrische Feld verringert und somit die Durchbruchspannung und die Zuverlässigkeit des Bauelements erhöht und die Stromsättigung und somit den Verstärkungsfaktor des Transistors verbessert.
  • Die Erfindung stellt ferner eine Sperrschicht-Feldeffekttransistorstruktur bereit, bei der die Reihenwiderstände von Source und Drain extrem niedrig sein können, da hochdotierte epitaxiale Schichten abgeschieden werden können, ohne Ionenimplantations- und Temperschritte verwenden zu müssen.
  • Die Erfindung stellt ferner eine Sperrschicht-Feldeffekttransistorstruktur bereit, die für Substrate aus massivem Silicium und/oder Silicium auf Isolator (Silicon On Insulator, SOI) geeignet ist.
  • Die Erfindung stellt ferner eine Sperrschicht-Feldeffekttransistorstruktur bereit, die für hochintegrierte (Large Scale Integration, LSI) Hochgeschwindigkeits-Logikschaltungen geeignet ist.
  • Die Erfindung stellt ferner ein Verfahren zum Herstellen von Feldeffekttransistoren mit vertikaler Sperrschicht bereit, das keine Ionenimplantations- oder Hochtemperaturschritte oberhalb 560°C benötigt, wenn die epitaxialen Schichten durch chemische Gasphasenabscheidung im Ultrahochvakuum (Ultra High Vacuum Chemical Vapour Deposition, UHV-CVD) abgeschieden werden.
  • Diese sowie weitere Merkmale, Aufgaben und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der Erfindung in Verbindung mit den Zeichnungen deutlich, in denen:
  • Die 1 bis 3 Querschnittsansichten sind, welche die Fertigungsschritte zum Ausführen einer Ausführungsart der Erfindung darstellen.
  • 4 eine Draufsicht von 2 ist.
  • 5 eine Draufsicht von 3 ist.
  • 6 eine vergrößerte Querschnittsansicht eines Teils von 3 ist.
  • 7 eine dreidimensionale Ansicht eines Querschnitts der Ausführungsart von 3 mit zusätzlichen Elektrodenkontakten ist;
  • 8 eine Draufsicht von 7 ist.
  • Die Zeichnungen und insbesondere die 1 bis 3 zeigen die Fertigungsschritte zur Herstellung eines Feldeffekttransistors 10 mit vertikaler Sperrschicht (JFET). Ein Anfangssubstrat 12 kann ein Isolator wie beispielsweise Siliciumdioxid sein oder Substrat 12 kann ein Halbleiter wie beispielsweise einkristallines Silicium, Silicium-Germanium oder Silicium auf Isolator sein. Auf dem Substrat 12 kann eine p-dotierte einkristalline Schicht 14 eines Halbleiters wie beispielsweise Silicium oder Silicium-Germanium gebildet werden. Das Anfangssubstrat 12, wenn dieses ein Isolator ist, und die Schicht 14 können durch Trennung mittels der in der Technik bekannten Ionenimplantation von Sauerstoff (SIMOX) oder durch Bonden und Zurückätzen eines mit Oxid beschichteten Wafers und eines Halbleiter-Trägersubstrats gebildet werden, um einen Halbleiter auf Isolator (BESOI) zu bilden.
  • Die Schicht 14 kann stark n+-dotiert sein, um die in 3 gezeigte Drain-Elektrode 15 des JFET 10 zu bilden.
  • Auf der Schicht 14 wird eine epitaxiale Schicht 16 gebildet, die n–-dotiert sein kann, um die Kapazität zu einer Gate-Schicht 18 zu verringern, die anschließend durch Epitaxie oberhalb der Schicht 16 gebildet wird. Als Gate-Schicht 18 kann zum Beispiel p+-dotiertes Si oder SiGe mit einer Dicke im Bereich von 30 bis 100 nm verwendet werden. Danach wird oberhalb der Schicht 18 eine Schicht 20 aus einem Dielektrikum wie beispielsweise Siliciumoxid gebildet, welche die Kapazität zur anschließend darauf gebildeten Source-Elektrode 21 verringern soll.
  • Die Wachstumstemperaturen für die epitaxialen Schichten aus Si und SiGe können im Bereich von 500 bis 560°C liegen und sind die höchsten zur Fertigung des JFET 10 benötigten Temperaturen, wenn die chemische Gasphasenabscheidung im Ultrahochvakuum (UHV-CVD) gemäß der in der US-Patentschrift 5 298 452 von B. S. Meyerson, erteilt am 29. März 1994, beschriebenen Weise erfolgt. Die epitaxialen Schichten sind jedoch nicht auf die UHV-CVD beschränkt und können auch durch Niederdruckepitaxie (Low Pressure Epitaxy, LPE) in einem Temperaturbereich von 700 bis 800°C aufgebracht werden.
  • Dann wird, zum Beispiel durch Ätzen, in der Schicht 20 ein Fenster 24 geöffnet, das zum Beispiel eine Größe von 1 × 1 μm haben kann. Dann wird das Fenster 24 zum Beispiel durch reaktives Ionenätzen (Reactive Ion Etching, RIE), das an der Schicht 16 selektiv beendet werden kann, durch die Gate-Schicht 18 weitergeführt. Wenn die Schicht 18 aus einer SiGe-Legierung und die Schicht 16 aus Si besteht, kann eine Änderung des Brechungsindex während des RIE zum Beenden des Ätzens genutzt werden, sobald die Schicht 16 freiliegt.
  • 4 zeigt eine Draufsicht auf das Fenster 24.
  • In der US-Patentschrift 5 395 769 von M. Arienzo et al., erteilt am 7. März 1995, wird ein Verfahren zur Steuerung der Ätztiefe im Silicium beschrieben, das zum Beenden des Ätzschrittes bei der geeigneten Tiefe verwendet werden kann.
  • Dann wird im Fenster 24 auf der Schicht 16 eine abgestufte epitaxiale SiGe-Schicht 30 abgeschieden. Die abgestufte Schicht 30 Si(1-x)Gex kann n–-dotiert sein und x kann an der Schicht 16 gleich 0 sein und sich als Funktion der Schichtdicke bis auf 0,1 an der oberen Fläche 31 erhöhen. Dann wird auf der Schicht 16 eine epitaxiale Schicht 34 Si(1-y)Gey abgeschieden, bei der y konstant etwa 0,15 beträgt. Die Schicht 34 bildet den mittleren Teil des Kanals 36 des JFET 10. Dann wird auf der oberen Fläche 37 der Schicht 34 eine abgestufte epitaxiale Schicht 38 Si(1-z)Gez abgeschieden, wobei sich z als Funktion der Schichtdicke von etwa 0,15 an der Fläche 37 bis auf 0 an der oberen Fläche 39 der Schicht 38 ändert.
  • Die Auswahl der Ge-Konzentrationsprofile in den Schichten 30 und 38 und der Ge-Gehalt in der Schicht 34 wird durch die Gitterfehlanpassungen der Schichten 14 und 16 bestimmt. Die Konzentrationsprofile in Verbindung mit der Dicke der für den JFET 10 erforderlichen Schichten 30, 34 und 38 führen zu stark verspannten Schichten 30, 34 und 38, bei denen keine Verschiebungen zur Reduzierung der Verspannung entstehen.
  • Wenn die erste Art vom Typ p und die zweite Art vom Typ n ist, ist der Kanal 36 vom Typ p. Die Schichten 30 und 38 müssen dann auch in derselben Weise mit abgestufter Konzentration hergestellt werden.
  • Die Verspannungen gehen in alle Richtungen. Wenn im vorliegenden Dokument von Druckspannung die Rede ist, bedeutet dies normalerweise, dass auf einem kleineren Gitter ein größeres Gitter abgeschieden wird, sodass dessen Gitterkonstante in der Ebene zusammengedrückt werden muss, um eine Anpassung an die Gitterkonstante darunter zu erreichen. Dadurch steht jedoch das Gitter der auf der Fläche abgeschiedenen Schicht, die in der Ebene unter Druckspannung steht, in der senkrechten Richtung (die Stromflussrichtung, die in 6 durch den Pfeil 50 dargestellt ist) unter Zugspannung.
  • Die epitaxiale Abscheidung oder das epitaxiale Aufwachsen der Schichten 30, 34 und 38 betrifft vorzugsweise oder selektiv die Schichten 30, 34 und 38, und an der Schicht des Dielektrikums 20 wie beispielsweise Siliciumdioxid kommt es nicht zur Keimbildung. Andere als Maskierungsschicht geeignete Oxide werden in der US-Patentschrift 5 427 630 von C. Cabral, Jr., et al., erteilt am 27. Juni 1995, beschrieben.
  • Dann wird oberhalb der Schicht 38 und oberhalb der dielektrischen Schicht 20 eine Schicht 44 aus leitendem Material wie beispielsweise Si abgeschieden, die anschließend gemäß der Darstellung in den 3, 5 und 6 strukturiert wird. Die Schicht 44 kann stark n+ +-dotiert sein und als Source-Elektrode 21 des JFET 10 dienen.
  • Die untere Schicht 14 und die obere Schicht 44 stellen die Drain-Elektrode 15 bzw. die Source-Elektrode 21 des JFET 10 dar. Die p-leitende Schicht 18 stellt die Gate-Elektrode 19 des JFET 10 dar und umgibt den Leitungskanal 36 vollständig von allen vier Seiten. Somit vermag die Gate-Elektrode 19 die Ladungsträger vollständig zu steuern und es können keine Kurzkanaleffekte auftreten.
  • Dadurch, dass sich die Gate-Elektrode 19 auf allen Seiten des Kanals 36 befindet, ist der Modulationswirkungsgrad des JFET 10 optimal. Der JFET 10 kann jedoch auch mit der Gate-Elektrode 19 an zwei Seiten des Kanals 36 funktionieren.
  • Der Konzentrationsverlauf z des Ge in der SiGe-Schicht 38 und der Wert y des Ge-Gehalts werden so gewählt, dass an der der Source zugewandeten Seite des Kanals 36 ein elektrisches Feld induziert wird, das die Elektronen beschleunigt und sie bereits mit hoher Geschwindigkeit in den Kanal 36 injiziert und so das Problem des Trägheitseffektes umgeht. Der Kanal 36 selbst besteht aus verspanntem SiGe, sodass Elektronen mit ihrer geringen effektiven Masse bevorzugt in die durch den Pfeil 50 in 6 gezeigte vertikale Richtung befördert werden. Der Konzentrationsverlauf x des Ge in der SiGe-Schicht 30 an der dem Drain zugewandten Seite des Kanals 36 schwächt das elektrische Feld ab und erhöht somit die Durchbruchspannung und die Zuverlässigkeit des Bauelements und erhöht die Stromsättigung und somit den Verstärkungsfaktor des Transistors. Unmittelbar an der der Source oder unmittelbar an der dem Drain zugewandten Seite kann bei der Fertigung und für den Betrieb des JFET 10 ein abgestufter Verlauf der Ge-Konzentration vorgesehen werden.
  • Da die Gate-Länge durch die Dicke der Schicht 18 vom p-Typ bestimmt wird, kann die Dicke der Schicht 18 mit einer Genauigkeit von etwa 1 nm problemlos bis unter 0,1 μm verringert werden, zum Beispiel im Bereich von 0,1 μm oder 100 nm bis 30 nm.
  • Die Gate-Länge oder die Dicke der Schicht 18 vom p-Typ kann von wenigen Nanometern, zum Beispiel 5 nm, bis zu mehreren hundert Nanometern betragen. Der Bereich von 30 bis 100 nm wurde als Optimalwert angegeben, da bei einer dünneren Schicht 18 der Widerstand der p-Schicht 18 zunimmt, was zu gegenläufigen Effekten führen kann, d.h. einer Erhöhung der RC-Zeitkonstanten des Gates. Eine Gate-Länge bis hinunter zu 5 nm ist möglich.
  • Die Reihenwiderstände der Source und des Drain können extrem klein sein, da hochdotierte epitaxiale Schichten abgeschieden werden können, ohne Ionenimplantations- und Temperschritte verwenden zu müssen. Parasitäre Kapazitäten werden auf ein Minimum verringert durch Verwendung von SOI-Wafern, wie sie durch das SIMOX-Verfahren hergestellt werden, durch Einfügen der schwach dotierten n-leitenden Schicht 16 unterhalb der Schicht 18 vom p-Typ und durch die dielektrische Schicht 20 über der Schicht 18 vom p-Typ. Die n-leitende Schicht 16 unterhalb der Gate-Schicht 18 eignet sich zum Herstellen eines elektrischen Kontakts mit dem Bauelement. Die charakteristische Schaltzeit für den in den 3, 6 und 7 gezeigten JFET 10 wird bei einer Gate-Länge von 50 nm zu weniger als 1 ps veranschlagt.
  • Gemäß den 6, 7 und 8 kann oberhalb der strukturierten Schicht 44 und oberhalb der dielektrischen Schicht 20 eine dielektrische Schicht 52 gebildet werden. In der dielektrischen Schicht 52 können durch Ätzen Fenster 53 bis 55 geöffnet werden, um die Gate-Elektrode 19, die Source-Elektrode 21 und die Drain-Elektrode 15 freizulegen. Eine Schicht aus Metall oder hochdotiertem epitaxial abgeschiedenen Polysilicium oder Si/SiGe kann abgeschieden und als Anschlüsse 56 bis 58 strukturiert werden, die in den 7 und 8 dargestellt sind. Wenn die Anschlüsse 56 bis 58 aus Metall bestehen, können die Kontakte zum Silicium durch 1 bis 5 Minuten Metallsintern bei 400°C hergestellt werden. Die Gate-Elektrode 19 und die Drain-Elektrode 15 können sich auch der hochdotierten n-leitenden Schicht 14 bzw. der hochdotierten gleitenden Schicht 18 als Anschlüsse bedienen, die durch reaktives Ionenätzen definiert werden. Der JFET 10 kann in HF-, Mikrowellen- und Millimeterwellenverstärkerschaltungen sowie in LSI-Hochgeschwindigkeitslogikschaltungen verwendet werden.
    • A) Zusammengefasst kann gesagt werden, dass der Sperrschicht-Feldeffekttransistor der vorliegenden Erfindung Folgendes umfasst: eine erste Halbleiterschicht einer ersten Art (14); eine oberhalb der ersten Halbleiterschicht (14) gebildete zweite Halbleiterschicht (16) einer schwach dotierten ersten Art, eine oberhalb der zweiten Halbleiterschicht (16) gebildete dritte Halbleiterschicht (18) einer zweiten Art mit einer Öffnung darin, die einen Teil der zweiten Halbleiterschicht freilegt, eine oberhalb der dritten Halbleiterschicht (18) gebildete Schicht (20) aus dielektrischem Material mit einer Öffnung (24) darin, die mit der Öffnung in der dritten Halbleiterschicht in Verbindung steht, eine vierte Halbleiterschicht (30) einer ersten Art aus Si(1-x)Gex, wobei x mit der in der Öffnung (24) der dritten Halbleiterschicht (18) gebildeten Dicke zunimmt, eine fünfte Halbleiterschicht (34) einer ersten Art aus Si(1-y)Gey, wobei y mit der in der Öffnung (24) der dritten Halbleiterschicht (18) gebildeten Dicke im Wesentlichen konstant bleibt, und eine sechste Halbleiterschicht (38) einer ersten Art aus Si(1-z)Gez, wobei z mit der in der Öffnung der Schicht aus dielektrischem Material (20) gebildeten Dicke abnimmt. a) Der Sperrschicht-Feldeffekttransistor nach Absatz A, bei welchem die fünfte Schicht (34) verspannt ist, sodass Elektronen mit ihrer geringen effektiven Masse bevorzugt in der fünften Schicht (34) quer zur dritten Schicht (18) befördert werden. b) Der Sperrschicht-Feldeffekttransistor nach Absatz A, bei welchem die sechste Schicht (38) abgestuft ist, wodurch ein elektrisches Feld induziert wird, das die Ladungsträger beschleunigt und mit hoher Geschwindigkeit in die fünfte Schicht (34) injiziert. c) Der Sperrschicht-Feldeffekttransistor nach Absatz A, bei dem sich die fünfte Schicht (34) in der Öffnung bis über die Grenzfläche zwischen der dritten Halbleiterschicht (18) und der Schicht (20) aus dielektrischem Material hinaus erstreckt. d) Der Sperrschicht-Feldeffekttransistor nach Abschnitt A, bei dem x von etwa 0 bis auf etwa 0,1 ansteigt. e) Der Sperrschicht-Feldeffekttransistor nach Abschnitt A, bei dem y im Bereich von etwa 0,1 bis etwa 0,3 liegt. f) Der Sperrschicht-Feldeffekttransistor nach Abschnitt A, bei dem z von etwa 0,15 bis etwa 0 abnimmt.
    • B) Zusammenfassend kann gesagt werden, dass das Verfahren der vorliegenden Erfindung zur Fertigung eines Sperrschicht-Feldeffekttransistors die folgenden Schritte umfasst: Bilden einer ersten Halbleiterschicht (14) einer ersten Art; Bilden einer zweiten Halbleiterschicht (16) einer schwach dotierten ersten Art oberhalb der ersten Halbleiterschicht, Bilden einer dritten Halbleiterschicht (18) einer zweiten Art oberhalb der zweiten Halbleiterschicht mit einer Öffnung darin, die einen Teil der zweiten Halbleiterschicht (16) freilegt, Bilden einer Schicht (20) aus dielektrischem Material oberhalb der dritten Halbleiterschicht (18) mit einer Öffnung (24) darin, die mit der Öffnung in der dritten Halbleiterschicht (18) in Verbindung steht, Bilden einer vierten Halbleiterschicht (30) einer ersten Art aus Si(1-x)Gex, wobei x mit der in der Öffnung (24) der dritten Halbleiterschicht gebildeten Dicke zunimmt, Bilden einer fünften Halbleiterschicht (34) einer ersten Art aus Si(1-y)Gey, wobei y mit der Dicke in der Öffnung der dritten Halbleiterschicht im Wesentlichen konstant bleibt, und Bilden einer sechsten Halbleiterschicht (38) einer ersten Art aus Si(1-z)Gez, wobei z mit der Dicke in der Öffnung der Schicht aus dielektrischem Material abnimmt. g) Das Verfahren nach Absatz B, welches ferner den Schritt der Bildung einer siebenten Halbleiterschicht (44) einer ersten Art aus Si über der Schicht (20) aus dielektrischem Material und über der sechsten Halbleiterschicht (38) beinhaltet. h) Das Verfahren nach Absatz B, welches ferner den Schritt der Bildung einer Vielzahl von Öffnungen (24) in der Schicht (20) aus dielektrischem Material und in der dritten Halbleiterschicht (18) beinhaltet, um Teile der zweiten Halbleiterschicht (16) freizulegen. i) Das Verfahren nach Absatz h), welches ferner den Schritt der Bildung der siebenten Halbleiterschicht (44) einer ersten Art über der Schicht (20) aus dielektrischem Material und über der sechsten Halbleiterschicht (38) in der Vielzahl von Öffnungen (24) beinhaltet, um eine Vielzahl durch die vierte und fünfte Halbleiterschicht (30, 34) in den entsprechenden Öffnungen aus der Vielzahl der Öffnungen gebildeter Kanäle (36) miteinander zu verbinden. j) Das Verfahren nach Absatz B, welches ferner den Schritt des Abstufens der Ge-Konzentration im SiGe in der vierten Halbleiterschicht (30) beinhaltet, wodurch die fünfte Schicht (34) verspannt wird, sodass Elektronen mit ihrer geringen effektiven Masse bevorzugt quer zur dritten Schicht in der fünften Schicht (34) befördert werden. k) Das Verfahren nach Absatz B, welches ferner den Schritt des Abstufens der Ge-Konzentration im SiGe in der sechsten Schicht (38) beinhaltet, wodurch ein elektrisches Feld induziert wird, das die Ladungsträger beschleunigt und mit hoher Geschwindigkeit in die fünfte Schicht (34) injiziert. l) Das Verfahren nach Absatz B, bei welchem der Schritt der Bildung einer vierten Halbleiterschicht (30) das Ansteigen des Wertes x von etwa 0 bis etwa 0,1 beinhaltet. m) Das Verfahren nach Absatz B, bei welchem der Schritt der Bildung einer fünften Halbleiterschicht (34) das Einstellen des Wertes y im Bereich von etwa 0,1 bis etwa 0,3 beinhaltet. n) Das Verfahren nach Absatz B, bei welchem der Schritt der Bildung einer sechsten Halbleiterschicht (38) das Abnehmen des Wertes z von etwa 0,15 auf etwa 0 beinhaltet.
  • Obwohl ein Feldeffekttransistor mit vertikaler Sperrschicht beschrieben und dargestellt wurde, der ein Gate enthält, welches den Kanal vollständig umgibt, und bei dem die Gate-Länge auf zig Nanometer eingestellt werden kann, ist dem Fachmann klar, dass Änderungen und Abwandlungen möglich sind, ohne vom weiten Geltungsbereich der Erfindung abzuweichen, der nur durch den Geltungsbereich der beiliegenden Ansprüche begrenzt wird.

Claims (10)

  1. Sperrschicht-Feldeffekttransistor (10), welcher Folgendes umfasst: eine erste Halbleiterschicht (14) einer ersten Art; eine oberhalb der ersten Halbleiterschicht (14) gebildete zweite Halbleiterschicht (16) einer schwach dotierten ersten Art; eine oberhalb der zweiten Halbleiterschicht (16) gebildete dritte Halbleiterschicht (18) einer zweiten Art mit einer Öffnung darin, die einen Teil der zweiten Halbleiterschicht freilegt; eine oberhalb der dritten Halbleiterschicht (18) gebildete Schicht eines dielektrischen Materials (20) mit einer Öffnung (24) darin, die mit der Öffnung in der dritten Halbleiterschicht in Verbindung steht; eine in der Öffnung (24) der dritten Halbleiterschicht (18) gebildete vierte Halbleiterschicht (30) einer ersten Art Si(1-x)Gex, wobei x mit zunehmender Schichtdicke zunimmt, eine in der Öffnung (24) der dritten Halbleiterschicht gebildete fünfte Halbleiterschicht (34) einer ersten Art Si(1-y)Gey, wobei y mit zunehmender Schichtdicke im Wesentlichen konstant bleibt, und eine in der Öffnung der Schicht aus dielektrischem Material (20) gebildete sechste Halbleiterschicht (38) einer ersten Art Si(1-z)Gez, wobei z mit zunehmender Schichtdicke abnimmt.
  2. Sperrschicht-Feldeffekttransistor nach Anspruch 1, welcher ferner unterhalb der ersten Halbleiterschicht (14) ein isolierendes Substrat (12) beinhaltet.
  3. Sperrschicht-Feldeffekttransistor nach Anspruch 1, welcher ferner eine oberhalb der Schicht aus dielektrischem Material (20) und oberhalb der sechsten Halbleiterschicht (38) gebildete siebente Halbleiterschicht (44) einer ersten Art Silicium, beinhaltet.
  4. Sperrschicht-Feldeffekttransistor nach Anspruch 1, bei welchem die dritte Halbleiterschicht und die Schicht (18) aus dielektrischem Material (20) eine Vielzahl von Öffnungen derart aufweisen, dass die Öffnungen in der Schicht aus dielektrischem Material mit entsprechenden Öffnungen (24) in der dritten Halbleiterschicht in Verbindung stehen und Öffnungen in der dritten Halbleiterschicht Teile der zweiten Halbleiterschicht (16) freilegen.
  5. Sperrschicht-Feldeffekttransistor nach Anspruch 4, welcher ferner eine oberhalb der Schicht aus dielektrischem Material (20) und oberhalb der sechsten Halbleiterschicht (38) in der Vielzahl von Öffnungen (24) gebildete siebente Halbleiterschicht (44) beinhaltet, um eine Vielzahl durch die vierte und fünfte Halbleiterschicht (30, 34) in entsprechenden Öffnungen aus der Vielzahl von Öffnungen gebildeter Kanäle (36) miteinander zu verbinden.
  6. Sperrschicht-Feldeffekttransistor nach Anspruch 1, bei welchem die erste Art n oder p und die zweite Art entsprechend p oder n ist.
  7. Sperrschicht-Feldeffekttransistor nach Anspruch 1, bei welchem die dritte Schicht (18) eine vorgegebene Schichtdicke aufweist und die Gateelektrode (19) bildet.
  8. Sperrschicht-Feldeffekttransistor nach Anspruch 7, bei welchem die Schichtdicke im Bereich von 30 bis 100 nm liegt.
  9. Sperrschicht-Feldeffekttransistor nach Anspruch 7, bei welchem die Schichtdicke der dritten Schicht (18) die Länge des Kanals (36) des Transistors bestimmt.
  10. Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors (10), welches die folgenden Schritte umfasst: Bilden einer ersten Halbleiterschicht (14) einer ersten Art; Bilden einer zweiten Halbleiterschicht (16) einer schwach dotierten ersten Art oberhalb der ersten Halbleiterschicht; Bilden einer dritten Halbleiterschicht (18) einer zweiten Art oberhalb der zweiten Halbleiterschicht mit einer Öffnung darin, die einen Teil der zweiten Halbleiterschicht (16) freilegt; Bilden einer Schicht aus dielektrischem Material (20) oberhalb der dritten Halbleiterschicht (18) mit einer Öffnung (24) darin, die mit der Öffnung in der dritten Halbleiterschicht (18) in Verbindung steht; Bilden einer vierten Halbleiterschicht (30) einer ersten Art Si(1-x)Gex in der Öffnung (24) der dritten Halbleiterschicht, wobei x mit zunehmender Schichtdicke zunimmt; Bilden einer fünften Halbleiterschicht (34) einer ersten Art Si(1-y)Gey in der Öffnung der dritten Halbleiterschicht, wobei y mit zunehmender Schichtdicke im Wesentlichen konstant bleibt; und Bilden einer sechsten Halbleiterschicht (38) einer ersten Art Si(1-z)Gez in der Öffnung der Schicht aus dielektrischem Material, wobei z mit zunehmender Schichtdicke abnimmt.
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