DE2734997A1

DE2734997A1 - Integrierte halbleiterschaltung

Info

Publication number: DE2734997A1
Application number: DE19772734997
Authority: DE
Inventors: Jun-Ichi Nishizawa; Bogdan Maciej Wilamowski
Original assignee: Zaidan Hojin Handotai Kenkyu Shinkokai
Current assignee: Zaidan Hojin Handotai Kenkyu Shinkokai
Priority date: 1976-08-03
Filing date: 1977-08-03
Publication date: 1978-02-16
Also published as: NL7708526A; NL186282B; US4811064A; DE2734997C2; IT1085678B; FR2360994A1; NL186282C; JPS5318392A; JPS5838938B2; FR2360994B1; GB1599177A; NL8903191A

Description

PATENT/ 'WAU DIfI -ING 81O 3 MUNCTEf! ?2

KARtH WAGNER ⁽- .VUHZMJIU SlASSl.5

I SlFACiI 246

3. August 1977 77-N-2875

Z.i lan Hojin Handotai Kenkyu Shinkokai , Ka uclii, Sendai, Mi yagi, Japan

lnt egi ierte Halblei tür:jcha] tung

Die- Erfindung bezieht .sich auf eine integrierte llalbleiterscl altung, und zwar insbesondere auf eine statische Indukticnstransistor-iniegri erte-Logikschaltung(SlTL) unter Verwendung stat scher Induktionstransistoren (SlT), wobei diese Schaltung für hohe Geschwindigkeiten geeignet ist und einen niedrin Leistungsverbrauch sowie eine hohe Integrationsdichte zeigt.

'ic Anforderungen hinsichtlich der Verminderung der Größe und dt·· Erhöhung der Kapazität sowie der Betriebsgeschwindigkeit bei Halbleiter-Logikschaltungen wurden in letzter Zeit immer größer, und zwar beispielsweise auf dem Gebiet der elektronischen Computer. Komplementäre MOS-integrierte(C-MOS)-Schaltungen und "merged transistor ]ogic"(MTL)-Schaltungen haben die Aufmerksamkeit angezogen', weil sie als Elemente betrachtet wurden, die diesen Anforderungen genügen.

Der Entwicklung von MTI.-Schaltungen wurde besondere Aufmerksamkeit gewidmet, da diese zumindest teilweise das Vorsehen von Isolier lagen für die entsprechenden Bestandteilselemente eliminieren, d. Ii. von Lagen, die bei üblichen integrierten Logik-

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JNSPECTED

schaltungen iiiitwcnd iq waren, welche Koiiibin.it. ionen von Bi polartrans is tor on vet wendeten, und die die Rea 1 i;; i er iinq von Schaltungen mit holier Lntograt ionsdichte verh iiider t ι·η. l)at>ei ist ferner zu berücksichtigen, daß die Kntwick 1 unq der MTL-Scha ltunqon es erniöqlichte, eine Integration mit hoher Dichte zu reaLisieren, und zwar bei einem relativ niedriqen heistungsVorbrauch, otine auf den schnellen Betrieb des Bipolar-Transistors zu verzichten, und wobei noch zu berücksichtigen ist, daß die MTL-Schaltungen unter Verwendung üblicher Verfahren herstellbar sind.

Eine weitere Beschreibung der MTL-Schaltunq sei anhand der Zeichnungen gegeben. Fiq. 1Λ und 1B zeigen den Grundaufbau einer MTL-Schaltunq. Die Fig. 1A und 1B unterscheiden sich nur in der Art der Darstellung eines Mehrfachcollector-Transistors, wobei diese beiden Figuren im wesentlichen den gleichen Au'i>au oder die gleiche Struktur einer MTL-Schaltung betreffen. Die dargestellte MTL-Schaltung umfaßt einen Lasttransistor 1, dessen Basiselektrode geerdet ist und der Injektion von Trägern zugeordnet ist, während ein Invertertransistor 2 zur MehrfachcollerM.or-Bauart gehört und mit dem Lasttransistor 1 derart verbunden ist, daß die Steuerelektrode des Ausgangstransistors 2 die injizierten Träger empfängt. Bei der üblichen MTL-Anordnung werden owohl Lasttransistor als auch Invertertransistor durch Bipol.■·■-Transistoren gebildet. Um ferner eine große Ausfächeru'igszahl (die größer als 1 ist) zu erhalten, wird der Inverti rtransistor normalerweise durch einen Mehrfachcollector-Transistcu gebildet. Der Mehrfachcollector-Transistor ist in unterschiedlicher Weise in den Fig. 1A und 1B dargestellt. Da jedoch die Γ -haltgeschwindigkeit eines MTL durch die Frequenzkennlinie des Mehrcollector-Inverter-Bipolartransistors bestimmt ist, wird eine beachtli ehe Verbesserung, beispielsweise ein Anstieg in Größenordnungen, bei der Schaltgeschwindigkeit des MTL nicht erwartet. Im einzelnen wird im allgemeinen das Produkt aus Zeitverzögerungτ und Verlustleistung P, d.h. TxP als ein Parameter für die Auswertung der Leistungsfähigkeit einer integrierten Logikschn ·ung (IC) verwendet. Im Falle einer konventionellen MTL-Schaltung hat

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das Produkt ans τ χ P einen Wert, der höchstens in der C.rößenordnuncj von O, 1 his 1 Picojoule (pJ) pro Gate liegt. Nimmt man hier an, d<iß die Ver lur> t Ie i ütuncj ρ iO^»W/(;ate ist, so liegt die Zeitverzögerung (d.h. die Schaltgeschwindigke i t) in der Größenordnung von höchstens 1O his 100 Nanosekunden. Normalerweise wird die Zeitkonstante T durch das Produkt aus Widerstandswert und Kapazität, nämlich RC, repräsentiert. Bezeichnet man die Versorgungsspannung mit V (die annähernd gleich der Logikamplitude ist) und die effektive Kapazität pro Gate mit C, so kann das Verzögerungs-Leistungs-Produkt wie folgt dargestellt werden: Tx P » RC χ VI = V-(RI) · C**V C. Wenn die effektive Kapazität C groß ist, wie im Falle eines Bipolar-Transistors, so kann das Verzögerungs-J. Λ-stungs-Produkt nicht deutlich reduziert werden. Beim üblichen Bipolar-Transistor ist der Collector derart konstruiert, daß er eine größere Fläche besitzt als der Emitter. Dies ist deshalb der Fall, weil die vom Emitter injizierten Tr'iger bei ihrer Übertragung divergieren. Im Gegensatz dazu ist bei einem Mehrfachcollector-Transistor die Fläche jeder Collectorzone auf der Oberfläche freiliegend und klein. Somit wird der Stromverstärkungsfaktor ß klein und die Ausfächerung (die Zahl der Ausgänge eines Mehrfachcollector-Transistors, der in seiner Operation durch einen Eingang gesteuert ist) ist höchstens 2 bis 3. Daher können Rauschvorgänge nicht unterdrückt werden, un außerordentlich klein zu werden. Da ferner die MTL das Vorsehen von Trennlagen der N-Type benötigt, üblicherweise für die Isolation der entsprechenden Gates, so können dies* Trennlagen ebenfalls die Verbesserung der Integrationsdichte beeinträchtigen. Wie oben erwähnt, ist die derzeit verfügbare Integrationsdichte der konventionellen MTL unter Verwendung von Bipolar-Transistoren höchstens 300 Gates/mm und die derzeit verfügbare Integrationsdichte konventioneller MTL unter Verwendung von MOS-Transistoren liegt in der Größenordnung von 100 Gates/nun .

Der statische Induktionstransistor (SIT) wurde vom Erfinder der vorliegenden Anmeldung, Jun-ichi NISHIZAWA, vorgeschlagen und er hatte Erfolg bei der Realisierung einer Stromspannungskenn-

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linie der Ni chi-SUtigungstype bei diesem statischen Induktionstransistor, der als ein aktives Halbleiterelement, dient. Ferner ist dieser SlT weit überlegen hinsichtlich beispielsweise der Hochfrequenz-Verwendung, des Stromverstärkungsfaktors und des niedrigen Hauschens, wenn man ihn mit den Hi polar-Transistören verglei eht.

Zusammenfassung der Erfindung. Die Erfindung hat sich zum Ziel gesetzt, eine integrierte logische Halbleiterschaltung vorzusehen, weiche solche statischen Induktionstransistoren (SIT's) der oben erwähnten Art verwendet, welche die oben erwähnten Vorteile aufweisen, und wodurch die integrierte logische Halbleiterschaltung in der Lage ist, die Hochfrequenzcharakteristik, den Stromverstärkungsfaktor, eine niedrige Rauschzahl und dgl. Eigenschaften zu verbessern.

Gemäß einem Ausführungsbeispiel der Erfindung wi d das Verzögerungs-Leistungs-Produkt einer logischen IC, die SIT's verwendet, um ungefähr 1/10 bis 1/100 desjenigen Wertes der MTL vermindert, welche Hipolar-Transistoren verwendet, so daß die hohe Betriebsgeschwindigkeit und die geringe Verlustleistung der Schaltung in einem Ausmaß verbessert werden, wie dies mit irgendwelchen anderen Schaltungen nicht erreichbar ist. Die Integrationsdichte kann ebenfalls über 10OO Gates, .um angehoben werden.

Die statische Induktionstransistorlogik (SlTL) nützt vollständig die vorteilhaften Eigenschaften des statischen Induktionstransistors aus, die wie folgt anzugeben sind: 1) T^hr kleine Gate-Source- und Gate-Drain-Kapazitäten, 2) sehr kleiner Widerstandswert in der Gatezone, anders als bei der Basiszone eines Bipolar-Transistors und 3) Fehlen der Divergenz der zum Collector übertragenen Ladungsträger, sondern vielmehr eine Konvergenz der Ladungsträger. Ferner hat dieser SIT die folgenden Eigenschaften: Wenn eine Vorspannung in Sperr-Richtung an das Gate und die Source angelegt wird, so wird der Widerstandswert zwischen Source und Drain hoch und dann, wenn eine Vorspannung in Durchlaßrichtung an Gate und Source angelegt wird, so wird der Wider-

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stand zwischen Source und Drain niedrig mit einer niedrigen Schwellenspannung. Es sei bemerkt, daß dann, wenn das Gate offengelassen wird, die letzterwähnte Charakteristik eines SIT durch die Parameter der Konstruktion bestimmt ist. Demgemäß ist die Verlustleistung des SIT von Natur aus sehr klein und daher ist der Leistungswirkungsgrad viel besser als im Falle, wo übliche Widerstände verwendet werden. Infolge der dem SIT innewohnenden Eigenschaften ist die Rauschzahl sehr klein und der Stromverstärkungsfaktor ist groß, wobei ferner eine große Ausfächerungszahl infolge dieser Eigenschaften benutzt werden kann. Ferner kann eine Vielzahl von Kanälen in einem Mehrfachdrain-SIT als die entsprechenden Ausgänge verwendet werden und dies ist ein wichtiger Punkt im Zusammenhang mit diesem SIT insoferne als dadurch eine sehr hoche Integration möglich ist.

Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben sich insbesondere aus den Ansprüchen sowie aus bevorzugt u Ausführungsbeispielen der Erfindung anhand der Zeichnung; in der Zeichnung zeigt:

Fig. 1A und LB äquivalente Schaltbilder einer üblichen MTL-

Schaltung;

Fig. 2A - 2C einen Querschnitt, eine Draufsicht und ein

äquivalentes Schaltbild einer logischen integrierten Schaltung (IC) gemäß einem Ausführungsbeispiel der Erfindung, wobei in Fig. 2A die Schnittlinie A-A¹ in Fig. 2B verläuft;

Fig. 3A und 3B ein äquivalentes Schaltbild und ein Kennlinien-

diagramm zur Erläuterung der Arbeitsweise der erfindungsgemäßen Logikschaltung;

Fig. 4A - 4F eine Teildraufsicht und Querschnitte von weiteren

Ausführungsbeispielen der Erfindung;

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Fig. 5A - 5D Teilquerschnitte eines Halbleiterplättchens,

wobei dargestellt ist wie die logische IC der Fig. 2 hergestellt wird;

Fig. 6-8 Querschnitte von logischen IC gemäß weiteren

Ausführungsbeispielen der Erfindung.

Im folgenden seien nun bevorzugte Ausführungsbeispiele der Erfindung beschrieben. Die Fig. 2A - 2C zeigen einen Grundaufbau eines SITL der MTL-Bauart gemäß einem Ausführungsbeispiel der Erfindung. Bei diesem Ausführungsbeispiel wird der Lasttransistor mit einem Mehrfachcollector-PNP-Bipolar-Transistor 1 ausgebildet und eine Vielzahl von Invertertransistoreinheiten sind jeweils mit einem Mehrfachdrain-SIT ausgebildet. Zwei dieser SIT, nämlich 21 und 22, sind in den Fig. 2A und 2B dargestellt. Der bipolare Lasttransistor 1 umfaßt eine stark dotierte Emitterzone 111 der P-Type sowie eine N-Basiszone 1i3 und eine Vielzahl von stark dotierten Collectorzonen 112, 112', usw. der P-Type. Eine N -Basiszone 113¹ ist benachbart zur Zone 113 vorgesehen, um damit eine Ohm'sche Basiselektrode 213 zu bilden. Eine Emitterelektrode 212 sowie Collectorelektroden 212, 112', werden auf der Emitterzone 111 bzw. den Collectorzonen 112, 112*,, ausgebildet. Die Emitter-Basis- und Collector-Herausführklommen 11, 13 und 12, 12',... werden mit den entsprechenden Elektroden 211, 213 und 212, 212',... verbunden. Die Collectorzone 11? des Lasttransistors 1 dient auch als die Gatezone eines SIT 21, angeordnet auf der linken Seite des Lasttransistors 1 und die Basiszone 113 und 113* dient ebenfalls als die Sourcezoae dieses SIT 21. Stark dotierte N⁺-Zonen 114-1 und 114-2 bilden die Drainzonen des SIT 21. Eine weitere Collectorzone 112' duö Larttransistors dient ebenfalls als die Gatezone eines weiteren SIT 22, angeordnet auf der rechten Seite des Lasttransistors 1. Die Sourcezone dieses SIT 22 ist mit der Zone 113, 113' ähnlich dem anderen SIT 21 ausgebildet. Die Drainzonen dieses SIT sind mit stark dotierten N⁺-Zonen 114-1 und 114-2 gebildet.

Insbesondere existieren solche N~-Zonen 113-1 und 113-1", wobei

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jede von P-Zonen 111 und 112 oder 112' umgeben oder sandwichartig dazwischen angeordnet ist. Diese Zonen113-1 und 113-1¹ dienen als die Basiszone des Mehrfachcollector-Bipolarlasttransistors 1. Diese Zonen 113-1 und 113-1' sind elektronisch kontinuierlich zur N~-Zone 113 und zur N⁺-Zone 113¹ ausgebildet und somit elektrisch mit der Elektrode 213 verbunden. In ähnlicher Weise existieren N -Zonen 113-2, die durch die P-Gatezone 112 umgeben sind.Diese N~-Zone 113-2 bildet die Kanäle des SIT 21. In ähnlicher Weise bilden die N -Zonen 114 * — 1 und 114'-2 und die N~-Zonen 113—2' die Drains und die Kanäle des SIT 22. Die Drainelektroden 214-1, 214-2 und 214'-1, 214'-2 werden auf der Oberseite dieser Drainzonen 114-1, 114-2 und 114'-1, 114'-2 ausgebildet. Die Bezugszeichen 14-1, 14-2, 14'-1 und 14'-2 repräsentieren Drainherausführklenunen und 121 repräsentiert eine passivierende Isolationsschicht.

Kurz gesagt bilden P-Zone 111, N -Zonen 113-1 und 113-1' und die P-Zonen 112 und 112' den Emitter, die Basen und die Collertoren des Lasttransistors 1. Die N - und die N -Zonen 113' und 113, die N~-Zonen 113-2, die P-Zone 112 und die N⁺-Zonen 114-1 und 114-2 bilden die Source-, die Kanal-, die Gate- und die Drain-Zonen eines Inverter- SIT 21 und in ähnlicher Weise bilden die N⁺- und N~-Zonen 113' und 113, die N-Zonen 113-2', die P-Zone 112' und die N⁺-Zonen 114'-1 und 114'-2 die Source-, die Kanal-, die Gate- und die Drain-Zonen eines weiteren Inverter-SIT 22.

In diesem vorliegenden Beispiel fließen die Drainströme der SITs annähernd vertikal (senkrecht zur Oberfläche). Die Isolationslage 121 (gezeigt in Fig. 2A, aber nicht in Fig. 2B) kann durch eine einzige Lage oder Mehrfachlagen aus Siliciumdioxyd (SiO₂), Siliciumnitrid (Si₃N₄), Aluminiumoxid (Al₂O₃) und/oder deren Mischungen oder Kombinationen gebildet werden. Die Anzahl der Multidrain-SIT kann zu eins oder mehreren ausgewählt werden. Ebenfalls kann die Drainanzahl der SITs willkürlich gewählt werden. Diese SITs können entweder auf beiden Seiten

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oder auf einer Seite des Lasttransistors angeordnet sein. Die Verbindung der Herausführklemmen kann willkürlich abhängig von der Schaltungskonstruktion angeordnet sein. Fig. 2C zeigt eine Äquivalentschaltung der SITL-Anordnung der Fig. 2A und 2B. In Fig. 2C sind zwei Lasttransistoren 1 gezeigt. Wie man aus dieser Figur erkennt, kann die gewünschte Logikoperation erreicht werden durch eine entsprechende Verbindung der entsprechenden Herausführklemmen.

Beispielsweise zeigt Fig. 3A eine logische NOR-Schaltungsverbindung mit Eingängen 12P, 12Q und einem Ausgang 12. Diese Schaltung ist eine logische ODER-Schaltung bei Betrachtung mit den Eingängen 12P, 12Q und den Ausgängen 14-1 und 14-2. Der von der strichpunktierten Linie umschlossene Teil entspricht der SITL-Einheit. In der Einheit SITL wird eine Vorspannung V_ß an den Emitter 11 des Last-Bipolar-Transistors angelegt. Die Basis 13 ist geerdet und der Collector 12 ist mit einer verdrahteten (wired) UND-Leitung von der vorhergehenden Stufe verbunden, beispielsweise erfolgt die Verbindung mit den Drains der SITs P, Q,...., wie in der Zeichnung dargestellt. Anders ausgedrückt ist der Lasttransistor mit geerdeter Basis, d.h. als Basisschaltung, geschaltet, und er arbeitet als eine Konstantstromquelle für die vorhergehende Stufe. Wenn mindestens einer der SITs P, Q,... in der vorhergehenden Stufe eingeschaltet wird, so kann der durch den Lasttransistor 1 injizierte Strom hindurchfliessen und das Potential am Collector 12 des Lasttransistors 1 und somit das Potential am Gate des Mehrfachdrain-SIT 21 wird auf einen niedrigen Pegel gebracht. Daher wird die Gate-Sourcespannung des Multiarain-SIT 21 (d.h. die Spannung zwischen den Klemmen 12 und 13) niedrig und kein Strom kann durch die Kanäle des Mehrfachdrain-SIT 21 fließen. Der Mehrfachdraintransistor 21 wird somit ausgeschaltet und zeigt den "1"-Zustand. Wenn andererseits sämtliche Transistoren P, Q, .... in der vorhergehenden Stufe ausgeschaltet sind, so wird der vom Lasttransistor 1 injizierte Strom zum Gate des SIT 21 gerichtet und hebt das Gatepotential an. Auf diese Weise wird der Multidrain-SIT 21 eingeschaltet, um zu gestatten, daß die durch die Lasttransisto-

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ren der folgenden Stufen injizierten Ströme hindurchfließen und somit den "O"-Zustand zeigen.

Die Arbeitsweise dieser Schaltung ist am leichtesten zu verstehen und die Schaltungskonstruktion ist am einfachsten in dem Fall durchzuführen, wenn die Gate-zu-Source-Spannung V des Mehrfachdrain-SIT 21 positiv ist. Es wird somit din folgende Beschreibung für solche Beispiele vorgenommen.

Die statische Drainkennlinie eines SIT ist in Fig. 3B gezeigt. Die Drainstrom-zu-Drainspannungs-Kennlinie ist von der Triodenröhrenart. Im Falle eines N-Kanal-SIT wird üblicherweise eine negative Spannung V_, an das Gate bezüglich der Source angelegt, um den Drainstrom I , der durch den Kanal fließt, zu steuern. Nimmt man an, daß die Kurve A, die Kennlinie für V_ = 0 Volt darstellt, so wird die Drainkennlinienkurve verändert wie

A₀ zu A. ... A_r ...A,, wenn der Absolutwert Iv J des negativen J 4 5 ο I vj|

Gatepotentials erhöht wird. Wenn eine positive Gatevorspannung angelegt wird, so ändert sich die Kennlinienkurve wie A₃ zu A-Α., wenn der Wert von V_erhöht wird. Wenn die Anordnung modifiziert wird, um die Kennlinienkurve A, für die Vorspannung Null zu besitzen, und zwar durch richtige Auswahl der Formen, Dimensionen und Störstellenkonzentrationen, so ändert sich die Kennlinienkurve wie A_ß zu A₅ ...zu A-, wenn die positive Gatevorspannung erhöht wird. Wenn die positive Gatevorspannung unterhalb des eingebauten Potentials oder des Diffusionspotentials der PN-Grenzschicht (ungefähr 0,6 Volt) liegt, so wird dan Fließen von nahezu keinem Strom gestattet. Insbesondere kann in einem SIT die Störstellenkonzentration in der Gatezone sehr hoch gewählt werden, und somit kann das eingebaute Potential hoch gemacht werden. Die SITL kann ebenfalls mit dem Gatepotentiτ1 oberhalb des eingebauten Potentials verwendet werden. Dies kann erreicht werden durch den sogenannten "enhancement mode" MOS-Gate-SIT, bei dem das Gate vom Kanal isoliert ist und kein Strom durch das Gate fließen kann. Da ferner die I_ß-V -Kurve für die Gatevorspannung V_G = O willkürlich gewählt werden kann (als einer der Werte der A's) durch die Konstruktionsparameter, so kann die

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Auswahl der Gatespannung V_Gnahezu willkürlich erfolgen. Die Kennlinie des SIT selbst, beispielsweise die Steilheit cj_m# der Spannungsverstärkungsfaktor μ , usw. können durch diese Konstruktionsparameter wie Störstellenkonzentration im Kanal und die Breite und Länge des Kanals in großem Ausmaß variiert werden. Somit kann die Strom Ip-zu-Spannung V_D-Kennlinie für

V_ = 0 Volt stark variiert werden. Demgemäß kann die Auswahl G

des Arbeitspunktes fast beliebig erfolgen. Wenn beispielsweise der Kanal gerade bei einer Gatespannung V_G = 0 Volt abgeschnürt (pinched-off) wird, so wird die Ip-V -Kurve wie bei A₂ gezeigt. Wenn die Störstellenkonzentration im Kanal oder die Kanalbreite reduziert wird, um das "pinch-off" zu verstärken, so verschiebt

sich die Kennlinienkurve für V_Q = 0 weiter zu A₃, A^,

Die logische Operation des SIT basiert auf der Konversion von Änderungen in der Gatespannung in Durchlaß- oder Sperr-Richtung in Änderungen des Drainstromes oder der Spannung. Auch der Fall wo die Gateschaltung im wesentlichen offen ist, kann umschlossen werden. In jedem Falle kann deshalb, weil der SIT den Vorteil besitzt, daß die Steilheit g oder der Spannungsverstärkungsfaktor ρ mit einem großen Wert ausgewählt werden kann, eine große Änderung des Stromes I_. oder der Spannung V_Q erreicht werden durch eine kleine Änderung des Gatepotentials V_ß, und zwar infolge der injizierten Träger in dor SITL-Schaltung. Dies führt zu den weiteren Vorteilen, daß das Signal/Rausch-Verhältnis (S/N-Verhältnis) groß ist und daß die Ausfächerung groß gemacht werden kann. Da ferner die Störstellenkonzentration in der Kanalregion oder Kanalzone des SIT stark reduziert werden kann, verglichen mit der Verarmungslage zwischen den Basis- und Collector-Zonen des Bipolar-Transistors, können die mit der PN-Grenzschicht verbundenen Kapazitäten im SIT reduziert werden, um eine hohe Schaltgeschwindigkeit zu erreichen. Wenn beispielsweise eine Differenz zweier Größenordnungen in der Störstellenkonzentration vorhanden ist, so kann die zugehörige Kapazität und somit die Operationsgeschwindigkeit um ungefähr 1/10 reduziert werden. Ferner ist es oftmals der Fall, daß sowohl die Bipolar-MTL als auch die SITL die Logikamplitude in der Größenordnung des eingebauten Potentials der PN-Grenzschicht wählen,

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die darin ausgebildet ist. Somit kann das Zeitverzögerungs-Leistungsprodukt, d.h. die integrierte Verlustleistung,T x P ungefähr V C für die SITL kleiner sein. Im obigen Beispiel wird die Verlustleistung in der SITL ungefähr 1/10 derjenigen der bipolaren MTL. Für das obige Ausführungsbeispiel sei bemerkt, daß, obwohl die Lasttransistoren Bipolartransistoren waren, sie offensichtlich auch mit SITs gebildet werden können. Die oben erwähnten Vorteile gelten natürlich auch für solche Logikschaltungen .

Im folgenden wird ein Beispiel einer erfindungsgemäßen SITL anhand der Fig. 2A - 2C beschrieben. Die Dicke der N -Lage 113 mit einer niedrigen Störstellenkonzentration, d.h. der Abstand zwischen der Grenzfläche mit der Lage 113' von hoher Störstellenkonzentration zum Isolierfilm 12, wurde mit ungefähr 3-4 Mikrometer ausgewählt und die Störstellenkonzentration wurde mit

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1 χ 10 cm ausgewählt. Die Breite W der Kanalzone 113-2 war mit ungefähr 2-4 Mikrometer ausgewählt, so daß der Kanal von der Verarmungslage beim Gatepotential V=O Volt besetzt würde. Offensichtlich wird die Kanalbreite W dann groß, wenn die Störstellenkonzentration im Kanal für die gleichen Betriebsbedingungen reduziert wird, und diese Werte sollten variiert werden, wenn die Auswahl des Arbeitspunktes variiert wird. Die Länge 1 des Kanals 113-2 ist vorzugsweise um so besser je kürzer sie ist, und zwar zum Zwecke der Reduzierung des Kanalwiderstandes (der kleine Kanalwiderstand ist die hervorstechendste Eigenschaft des SIT) und zur Reduzierung der Trägerübertragungszeit und zum Driften von Trägern bei einer kleineren Drainspannung V_DS und zum Erhalt einer größeren Geschwindigkeit bei der gleichen Drainspannung V_Dg. In diesem Falle war die Länge 1 des Kanals mit ungefähr 2 bis 2,5 Mikrometer ausgewählt. Ferner ist der Abstand d zwischen der Gatezone 112 und der einen niedrigen Widerstandswert aufweisenden Sourcezone 113' vorzugsweise lang, um die Source-Gate-Kapazität zu reduzieren, aber vorzugsweise kurz, um eine große Verstärkung zu erhalten. Somit kann ein entsprechender Wert einschließlich Null entsprechend den Schaltungszwecken ausgewählt werden. In diesem Fall wurde der Abstand d auf ungefähr 1,5

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bis 2 Mikrometer ausgewählt. Die Störstellenkonzentration in der einen niedrigen Widerstandswert aufweisenden Zone 113', die benachbart zur gemeinsamen Source/Gate-Elektrode 13 angeordnet ist, ist vorzugsweise hoch zur Bildung eines Ohm'sehen Kontakts und zur Injizierung vieler Träger und wurde mit un-

19 —3
gefähr 5 χ 10 cm ausgewählt. Die Störstellenkonzentration

in den Drainzonen 114-1, 114-2, und 114'-1, 114'-2,....

ist vorzugsweise hoch zur Bildung eines Ohm¹sehen Kontakts mit der Metallelektrode, ist aber vorzugsweise niedrig, um die Drain-Gate-Kapazität zu reduzieren. In diesem Fall wurde die

18 — 3 Störstellenkonzentration mit ungefähr 5 χ 10 cm ausgewählt.

Die Störstellenkonzentration in den Gatezonen 112 und 112* (die gleichzeitig mit der Emitterzone 111 ausgebildet werden), ist vorzugsweise hoch, um die Verarmungslage im Kanal 113-2 in substantieller Weise auszudehnen und um den Serienwiderstandswert in der Gatezone zu verringern. In diesem Beispiel wurde die Oberflächenstörstellenkonzentration in der Gatezone 112

18 —3 nicht sehr hoch gemacht, sondern wurde mit ungefähr 1 χ 10 cm ausgewählt. Die Störstellenkonzentration in der Kanalzone 113-2 und 113—2' und in der Basiszone 113-1 ist vorzugsweise niedrig zur Erhöhung des Injektionswirkungsgrades im Lastbipolartransistor und zur Verringerung der Kanalkapazität. Die oben erwähnten Werte müssen entsprechend der erforderlichen Leistungsfähigkeit und den Nenndaten der SITL ausgewählt werden und entsprechend in willkürlicher Weise und geeigneter Weise verändert werden. Es sei hier bemerkt, daß diese Parameter derart ausgewählt werden sollten, daß der Invertertransistor als ein statischer Induktionstransistor (SIT) arbeitet. Wenn in diesem Beispiel die Gateabmessung 30 Mikrometer χ 30 Mikrometer war, so war das Verzögerungs-Leistungsproduktτx P ungefähr 0,037 pj (mit zwei Ausfächerungen) und ungefähr O,O45 pJ (mit ungefähr vier Ausfächerungen), wobei diese Werte ungefähr eine Größenordnung kleiner sind als die konventionellen Werte.

Obwohl zylindrische Kanäle (kreisförmiger Querschnitt, wie in Fig. 4A gezeigt) in dem Ausführungsbeispiel der Fig. 2A - 2C verwendet wurden, so können doch irgendwelche Formen für die

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Kanäle vorgesehen sein vorausgesetzt, daß der durch den Kanal fließende Strom in effektiver Weise durch die Gatespannung gesteuert werden kann. Beispielsweise können Kanäle mit quadratischen, rechteckigen oder elliptischen Querschnitten, wie in Fig. 4B - 4C gezeigt, verwendet werden. Ferner können die Ausgangs-SITs entweder auf der einen Seite oder auf beiden Seiten oder um den Lasttransistor herum angeordnet sein. Wenn ferner die Gatezonen in einer Richtung langgestreckt sind, so kann die langgestreckte Achse entweder parallel oder senkrecht zu oder in irgendeiner Richtung bezüglich des Lasttransistors angeordnet sein. Dies wird möglich durch die Tatsache, daß die Störstellenkonzentration in der Gatezone (d.h. der Collectorzone des Lasttransistors) hoch gemacht werden kann und daß der Widerstandswert in dieser Zone niedrig genug liegen kann. Der Spannungsabfall in der Gatezone ist nämlich vernachlässigbar. Wenn der Serienwiderstand nicht vernachlässigbar klein ist, so kann die Größe der Kanäle abhängig vom Abstand von der Metallgateelektrode 212 oder vom Lasttransistor, wie in Fig. 4E gezeigt, variiert werden. Andererseits kann zur weiteren Verringerung des Serienwiderstandes die Metallelektrode 212 auf sämtlichen Gatezonen 112, die die entsprechenden Kanäle umgeben, abgeschieden sein, wie dies im Querschnitt in der Fig. 4F gezeigt ist. Ferner können erfindungsgemäß zur Verminderung der Drain-Gate-Kapazität die stark dotierten Dninzonen 114-1, 114-2, ... von den stark dotierten Gatezonen 112 weg angeordnet sein, beispielsweise durch Versetzen der Drainzonen 114-1, 114-2, ... bezüglich der Gatezonen 112, wie im Falle der Mesastruktur-Drain.

Ein Beispiel der Schritte bei der Ausbildung der SITL-ßtruktur, wie in den Fig. 2A und 2B gezeigt, wird im folgenden beschrieben.

Als erstes wird eine N -Siliciumlage 113 epitaxial auf ein N -Siliciumsubstrat 113* aufgewachsen, und zwar durch Wasserstoffreduktion von SiHCl₃ oder durch eine thermische Zerlegung

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von SiH₄ (Fig. 5A). Eine dotierte Oxidlage aus SiO₂, die Bor B als P-Störstellen enthält, wird auf der N -Epitaxiallage 113 in der Atmosphäre von SiH₄ + O₂ + ^B2^H6 ^{bei 5O}° ^c abgeschieden. Diese dotierte Oxidlage wird selektiv durch die übliche Fotolithographie entfernt, um diejenigen Teile 122 auf der P-Emitterzone 111 des Lasttransistors und die P-Gatezonen 112 und 112' der Mehrfachdrain-SITs, die gebildet werden sollen, übrigzulassen. Sodann wird das Plättchen (wafer) in einer Sauerstoffatmosphäre erhitzt, um die P-Type-Störstellen zu diffundieren und um die Emitterzone 111 bzw. die Gatezonen 122 und 122' (Fig.5B) zu bilden. Da bei dieser Wärmebehandlung ein Oxidfilm 121 auf der gesamten Oberfläche des Plättchens ausgebildet wird, diffundiert die P-Verunreinigung oder Störstellen (Bor B) nicht in diejenigen Teile, die durch die dotierte Oxidlage 122 bedeckt sind, und zwar selbst dann, wenn die P-Störstellen auf solchen Zonen adsorbiert oder wieder abgeschieden werden. In der Tat kann die freiliegende Siliciumoberflache etwas durch das Plasmaätzen oder ein chemisches Ätzverfahren weggeätzt werden, und zwar vor der Wärmebehandlung in der Sauerstoffatmosphäre, und zwar geschieht dies je nach Notwendigkeit. Sodann wird die Oxidlage selektiv durch die Fotolithographie entfernt, und zwar um Fenster auf den Drainzonen 114-1, 114-2 und 114'-1, 114'-2, .... der Mehrfachdrain-SITs zu öffnen. Sodann wird eine N-Verunreinigung oder Störstellen (beispielsweise Arsen As) hineindiffundiert, um die Drainzonen (Fig. 5C) zu bilden. Daraufhin werden durch Belichtung der Siliciumoberflache in derartigen Zonen wie der Emitterzone 111, der Gate7rnen 112 und 112* und der Drainzonen 114-1, 114-2, ... und 114'-1, 114*-2 unter Verwendung der Fotolithographie ein Metallfilm (beispielsweise Aluminium) dampfabgeschieden. Nicht notwendige Teile des Metallfilms werden durch Fotolithographie entfcnt, um die entsprechenden Metallelektroden 211 , 212, 212', 214-1, 214-2, ...

und 214 '-1, 214'-2, übrigzulassen. Ein weiterer Metallfilm

wird auf der Rückseite ausgebildet, um die Basis/Source-Elektrode 213 zu bilden.

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Wie man aus der obigen Erläuterung erkennt, kann die erfindungsgemäße SITL in einfacher Weise hergestellt werden. Bei dem oben erläuterten Beispiel sind nur vier fotolithographische Schritte erforderlich. Auf diese Weise werden die Herstellungskosten stark reduziert.

Ein alternatives Beispiel für die Herstellungsschritte wird im folgenden beschrieben. Auf dem dotierten Oxidfilm 122 wird ein Siliciumnitridfilm ausgebildet, und zwar durch die bekannte chemische Dampfabscheidung (CVD). Sodann wird der Nitridfilm selektiv durch Plasmaätzen oder Phosphorsäureätzen unter Verwendung der Fotolithographie weggeätzt. Unter Verwendung des zurückgelassenen Nitridfilms als Maske wird der dotierte Oxidfilm selektiv geätzt. Nach Durchführung der Diffusion der P-Störstellen oder Verunreinigung aus dem dotierten Oxidfilm wird ein auf der Oberfläche ausgebildeter Oxidfilm selektiv oder vollständig weggeätzt und sodann wird eine N-Verunreinigung (Störstellen) diffundiert. Wenn die Oxidlage vollständig weggeätzt ist, wird ein Teil der Basiszonen des Lasttransistors ebenfalls mit N-Störstellen diffundiert, um N-Zonen zu bilden. Dies dient zur Verminderung der unerwünschten Oberflächenrekombination und trägt somit zu einer Erhöhung der Emitterbasisstromverstärkung ß des Bipolar-Transistors bei, und die Anzahl der fotolithographischen Schritte kann vermindert werden. Dies ist das sogenannte selbstausrichtende Verfahren und es ist teilweise zur Erhöhung der Integrationsdichte wirkungsvoll. Ferner kann auch die Bildung der N⁺-diffundierten Lage dadurch ausgeführt werden, daß man zuerst eine polykristalline N-Siliciumlage auf der gesamten Oberfläche durch das CVD-Verfahren abscheidet und sodann die Störstellen eindiffundiert. In einem solchen Fall ist es auch möglich, Metallelektroden auf der polykristallinen Schicht auf entsprechenden N -diffundierten Lagen auszubilden. Ferner ist es vom Gesichtspunkt der Verhinderung der Erzeugung von Fehlern/ wie beispielsweise Versetzungen, effektiv, die Diffusion von mehr als einer Art von Störstellen vorzusehen, die unterschiedliche Atomradien gegenüber dem des Siliciums besitzen, und die

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in die diffundierten Lagen eindiffundiert werden, um die Gitterbeanspruchung zu kompensieren.

Ein weiteres Ausführungsbeispiel der SITL-Struktur ist in Fig. gezeigt. Diese Anordnung gleicht grundsätzlich derjenigen gemäß Fig. 2. Bei diesem Ausführungsbeispiel besitzen jedoch die P-Emitterzone 111 des Lasttransistors und die P-Gatezonen 112 des Mehrfachdrain-SIT laterale Erweiterungen im Kristall, um die Kanalbreite des SIT zu reduzieren. Gemäß dieser Ausbildung ergeben sich die Vorteile, daß die Drain-Gate-Kapazität vermindert werden kann, daß die Verstärkung des SIT erhöht wird und daß die Ausfächerung des SIT größer gemacht werden kann. Das Vorhandensein einer N⁺-Zone 114-A in der N-Basiszone 113-1 des Lasttransistors ist nicht stets notwendig, aber hilft bei der Vergrößerung der (gemeinsamen) Emitterschaltungsstromverstärkung ß, wie oben beschrieben.

Solche charakteristischen Erweiterungen der Emitterzone 111 und der Gatezonen 112 können durch die folgenden Methoden ausgebildet werden. Ein derartiges Verfahren sieht die folgenden Schritte vor: Ausbildung von Zonen mit einer hohen Störstellenkonzentration im Kristall durch Ionenimplantation von P-Störstellen, wie beispielsweise Bor B oder Aluminium Al,worauf dann eine Diffusion von der Oberfläche in der Weise ausgeführt wird, wie in Fig. 5B gezeigt. Ein anderes Verfahren sieht folgende Schritte vor: Zuerst Aufwachsen einer N-Epitaxiallage ^ 13, sodann Diffusion von P-Störstellen in vorbestimmten Zonen (oder Aufwachsen dotierter Zonen), gefolgt durch weiteres Wachsen einer weiteren Epitaxiallage, sodann Ausführung der üblichen in Fig. 5B gezeigten Diffusion.

Fig. 7 zeigt ein weiteres Ausführungsbeispiel der Ausbildung der SITL. Bei dieser Ausbildung wird die Last mit einem Vertikal-Bipolar-Transistor gebildet. Eine P⁺-Emitterzone 111 ist unterhalb einer N -Lage 113 von einer niedrigen Störstellenkonzentration angeordnet, welche als die Basiszone dient, und eine P⁺-CoI-lectorzone 112 ist auf der Oberseite freiliegend und diese Collectorzone dient auch als die Gatezone des Mehrfachdrain-SIT.

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Die N⁺-Zone 113' dient als die Source des SIT und ist benachbart zu und zwischen der P⁺-Emitterzone 111 und der N -Lage 113 von niedriger Störstellenkonzentration (beispielsweise an der Grenzfläche dazwischen) ausgebildet. Die N -Lage 113 befindet sich in Berührung mit der P⁺-Emitterzone 111 nur an den Stellen unterhalb der Collectorelektrode 212 und der Collectorzone 111 des Lasttransistors. Die elektrisch verbundenen P-Zonen 112 auf der rechten Seite der Collectorzone 112 bilden die Gatezonen des SIT. Die N -Drainzonen 114-1, 114-2,. sind auf der Oberseite freiliegend. Somit werden nur die Collector/Gate- und die Drain-Elektroden 212 und 214-1, 214-2, auf einer Oberfläche ausgebildet, was eine weitere Erhöhung der Integrationsdichte erlaubt.

Fig. 7 zeigt zwei Einheiten von SITLs. Gemäß dieser Anordnung wird eine hohe Integrationsdichte vorgesehen und der Injektionswirkungsgrad des Lasttransistors kann in einem hohen Ausmaß vergrößert werden. Zusammen mit der großen Verstärkung des SIT kann die Anzahl der Ausfächerungen groß gemacht werden. Ferner besitzt die N -Sourcezone 113" ein höheres Fermi-Niveau als die N -Zone. Somit kann infolge der Differenz bei den eingebauten Spannungen zwischen den Zonen 111 und 113 und zwischen den Zonen 111 und 113* die Injektion von Löchern in die N~-Lage 113 derart gesteuert werden, daß sie nur durch die Fenster in der N Sourcezone 113' erfolgt, wo die P-Zone 111 gegenüber der N -Lage 113 freiliegt. Ferner kann durch die Vertikalanordnung die Basisbreite klein gemacht werden, was seinerseits ein weiterer Faktor bei der Erhöhung des Injektionswirkungsgrades ist. Die Form des Fensters wird abhängig von der Form der Collectorzone ausgewählt, und es kann sich um eine Kammform, eine rechteckige Form, eine elliptische Form oder andere Formen handeln.

Die Herstellung dieser SITL-Anordnung kann in der folgenden Weise erfolgen. Als erstes werden N⁺-Zonen 113' selektiv in ein P -Siliciumsubstrat 111 diffundiert und eine N~-Epitaxiallage 113 wird aufgewachsen. Sodann werden ähnliche Schritte wie Fig. 5B-5D gezeigt ausgeführt. Somit steigt die Anzahl

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der fotolithographischen Schritte nur um einen Schritt bei diesem Ausführungsbeispiel an, ist aber noch immer wesentlich kleiner als die Anzahl der Schritte, nämlich sieben, die bei der üblichen I L-Anordnung erforderlich sind. Man erkennt, daß die in Fig. 6 gezeigte Gatestruktur mit dieser Anordnung kombiniert werden kann.

Fig. 8 zeigt ein weiteres Ausführungsbeispiel der SITL-Anordnung. Bei dieser Anordnung sind die P -Zonen 115, 116 zwischen der N⁺-Zone 113¹ und der N~-Zone 113 derart angeordnet, daß sie unterhalb, aber gesondert von der Emitterzone 111 des Lasttransistors und auch gegenüber den Gatezonen (Collectorzonen) 112 des SIT (Invertertransistors) angeordnet sind. Diese Anordnung ist besonders wirkungsvoll bei der Erhöhung der Verstärkung des SIT.

Erfindungsgemäß kann eine integrierte Logikschaltung mit hoher Integrationsdichte, geringer Verlustleistung und hoher Betriebsgeschwindigkeit vorgesehen werden, die in einfacher Weise mit geringen Herstellungskosten erzeugt werden kann. Obwohl die Betriebsbeschreibung mit Vorspannungsbedingungen ähnlich der konventionellen MTL erfolgte, so können doch die erfindungsgemäßen SITs sowohl in der Depletionmode als auch der Enhancementmode betrieben werden. Obwohl die SITs unter Bezugnahme auf einen Fall mit N-Kanälen beschrieben wurden, so können doch auch mit den gleichen vorteilhaften Eigenschaften SITs mit P-Kanälen mit umgekehrter Leitfähigkeitsart der entsprechenden Zonen verwendet werden. Auch ist das Halbleitermaterial nicht auf Silicium beschränkt, es können vielmehr auch Mnterialien wie Germanium Ge, III-V-Verbindungen wie beispielsweise GaAs, usw. verwendet werden. Darüber hinaus sind die SITs nicht auf solche der Sperrschicht-Bauart beschränkt, sondern können auch zur Schottky-Barrier-Type oder MOS-Type gehören.

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Claims

Ansprüche

'(1. ) Integrierte Halbleiterschaltung mit mindestens einer statischen Induktionstransistorlogik (SITl.) einschließlich mindestens einem statischen Induktionstransistor (SIT) und mindestens einem weiteren Transistor, dadurch gekennzeichnet, daß die statische Induktionstransistorlogik folgendes aufweist: ein Halbleiterplättchen mit einer ersten und einer zweiten Hauptoberfläche,

eine Halbleiterzone einer ersten Leitfähigkeitsart und mit einer niedrigen Störstellenkonzentration ausgebildet in dem Halbleiterplättchen,

mindestens eine stark dotierte Zone einer zweiten Leitfähigkeitsart entgegengesetzt zur ersten Leitfähigkeitsart und ausgebildet in der Halbleiterzone und mindestens teilweise freiliegend gegenüber der erwähnten ersten Hauptoberfläche, wobei die stark dotierte Zone eine Stromelektrodenzone des anderen Transistors und ebenfalls eine Steuerelektrodenzone des SIT bildet,

mindestens eine Kanalzone der ersten Leitfähigkeitsart und eine niedrige Störstellenkonzentration, und zwar ausgebildet durch die stark dotierte Zone, um als ein Kanal des SlT zu dienen,

mindestens eine stark dotierte Drainzone der ersten Leitfähigkeitsart und ausgebildet in dem ersten Hauptob rflachenteil des Halbleiterplättchens und angeordnet benachbart zur Kanalzone,

und eine stark dotierte Sourcezone der ersten Leitfähigkeitstype und ausgebildet in dem Halbleiterplättchen benachbart zu der Halbleiterzone mindestens unterhalb der Drainzone, wobei die Sourcefläche größer ist als die Drainfläche.
2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die SITL ferner folgendes umfaßt: eine weitere stark dotierte Zone der zweiten Leitfähigkeitstype und ausgebildet in der erwähnten Halbleiterzone und mindestens teilweise freiliegend gegenüber der erwähnten ersten Haupt

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Oberfläche, aber getrennt von der erwähnten mindestens einen stark dotierten Zone, und wobei ein Teil der erwähnten HaIbleiterzone dazwischen interveniert und dadurch als eine weitere Stromelektrodenzone des anderen Transistors dient, wobei die erwähnte intervenierende Halbleiterzone als eine Steuerelektrodenzone dient.
3. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die SITL ferner folgendes aufweist: eine eingebettete, stark dotierte Zone der zweiten Leitfähigkeitsart aisgebildet benachbart zu der erwähnten Halbleiterzono auf cijr Seite entgegengesetzt zur ersten Hauptoberfläche hinweisend zu, aber getrennt von der erwähnten mindestens einen stark dotierten Zone der zweiten Leitfähigkeitstype, wodurch Barrieren oder Sperrzonen gebildet werden, um die effektive Strombahn zu definieren, und eine stark dotierte Sourcezone der erwähnten ersten Leitfähigkeitstype angeordnet benachbart partiell zur erwähnten Halbleiterzone und partiell zu der erwähnten eingebetteten, stark dotierten Zone und mindestens teilweise freiliegend gegenüber der zweiten Hauptoberfläche.
4. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß mindestens eine stark dotierte Zone Erweiterungen in dem Kanalbereich aufweist, der einen vermin derten Kanalquerschnitt an einem effektiven Gateteil aufweist, so daß der Kanalbereich einen größeren Querschnitt nahe der ersten Hauptoberfläche besitzt.
5. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der SITL ferner eine weitere stark dotierte Zone der erwähnten zweiten Leitfähigkeitstype oesitzt, und zwar ausgebildet oenachbart zu der erwähnten Halbleiterzone mindestens unterhalb der erwähnten mindestens einen stark dotierten Zone, um so eine weitere Stromelektrodenzone des erwähnten andere» Transistors zu bilden.

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6. Integrierte Halbleitersclial tiing nach Anspruch 5, dadurch gekennzeichnet, daß die stark dotierte Sourcezone zwischen der Halbleiterzone und der erwähnten anderen stark dotierten Zone interveniert und Fenster aufweist, und zwar zwischen don Stromelektrodenzonon dos anderen Transistors.

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