DE2734997C2 - - Google Patents

Description

Die Erfindung betrifft eine integrierte Halbleiter­ schaltung unter Verwendung statischer Induktionstransistoren (SIT).

Die Anforderungen hinsichtlich der Verminderung der Größe und der Erhöhung der Kapazität sowie der Betriebsgeschwindigkeit bei Halbleiter-Logikschaltungen wurden in letzter Zeit immer größer, und zwar beispielsweise auf dem Gebiet der elektroni­ schen Computer. Komplementäre MOS-integrierte(C-MOS)-Schaltun­ gen und "merged transistor logic"(MTL)-Schaltungen haben die Aufmerksamkeit angezogen, weil sie als Elemente betrachtet wurden, die diesen Anforderungen genügen.

Der Entwicklung von MTL-Schaltungen wurde besondere Aufmerksam­ keit gewidmet, da diese zumindest teilweise das Vorsehen von Isolierlagen für die entsprechenden Bestandteilselemente elimi­ nieren, d. h. von Lagen, die bei üblichen integrierten Logik­ schaltungen notwendig waren, welche Kombinationen von Bipolar­ transistoren verwendeten, und die die Realisierung von Schal­ tungen mit hoher Integrationsdichte verhinderten. Dabei ist fer­ ner zu berücksichtigen, daß die Entwicklung der MTL-Schaltungen es ermöglichte, eine Integration mit hoher Dichte zu realisieren, und zwar bei einem relativ niedrigen Leistungsverbrauch, ohne auf den schnellen Betrieb des Bipolar-Transistors zu verzichten, und wobei noch zu berücksichtigen ist, daß die MTL-Schaltungen unter Verwendung üblicher Verfahren herstellbar sind.

Aus "Elektronikpraxis", Band 10, Nr. 10, Okt. 1975, Seiten 7-10 ist eine integrierte Halbleiterschaltung in I²W-Technik bekannt mit einem hochdotierten Halbleitersubstrat, einer darauf angeordneten Schicht gleichen Leitungstyps und niedrigerer Dotierung, wobei in der Schicht in Planartechnik ein lateraler Bipolartransistor ausgebildet ist, dessen Kollektorzone zugleich die Basiszone eines vertikalen Bipolartransistors bildet, dessen Emitterzone aus dem Halbleitersubstrat besteht und der zwei in der Basiszone angeordnete Kollektorzonen enthält. Aus "IEEE Transactions on Electron Devices", Band ED-22, Nr. 4, April 1975, Seiten 185-197 ist ferner ein Vertikal-SIT mit maschenartiger Gatestruktur bekannt.

Eine weitere Beschreitung der MTL-Schaltung sei anhand der Zeich­ nungen gegeben. Fig. 1A und 1B zeigen den Grundaufbau einer MTL-Schaltung. Die Fig. 1A und 1B unterscheiden sich nur in der Art der Darstellung eines Mehrfachcollector-Transistors, wobei diese beiden Figuren im wesentlichen den gleichen Aufbau oder die gleiche Struktur einer MTL-Schaltung betreffen. Die darge­ stellte MTL-Schaltung umfaßt einen Lasttransistor 1, dessen Ba­ siselektrode geerdet ist und der Injektion von Trägern zugeord­ net ist, während ein Invertertransistor 2 zur Mehrfachcollector- Bauart gehört und mit dem Lasttransistor 1 derart verbunden ist, daß die Steuerelektrode des Ausgangstransistors 2 die injizier­ ten Träger empfängt. Bei der üblichen MTL-Anordnung werden so­ wohl Lasttransistor als auch Invertertransistor durch Bipolar- Transistoren gebildet. Um ferner eine große Ausfächerungszahl (die größer als 1 ist) zu erhalten, wird der Invertertransistor normalerweise durch einen Mehrfachcollector-Transistor gebildet. Der Mehrfachcollector-Transistor ist in unterschiedlicher Wei­ se in den Fig. 1A und 1B dargestellt. Da jedoch die Schaltge­ schwindigkeit eines MTL durch die Frequenzkennlinie des Mehrcol­ lector-Inverter-Bipolartransistors bestimmt ist, wird eine beachtliche Verbesserung, beispielsweise ein Anstieg in Größenordnungen, bei der Schaltgeschwindigkeit des MTL nicht erwartet. Im einzel­ nen wird im allgemeinen das Produkt aus Zeitverzögerung τ und Verlustleistung P, d. h. τ × P als ein Parameter für die Auswer­ tung der Leistungsfähigkeit einer integrierten Logikschaltung (IC) verwendet. Im Falle einer konventionellen MTL-Schaltung hat das Produkt aus τ × P einen Wert, der höchstens in der Größenord­ nung von 0,1 bis 1 Picojoule (pJ) pro Gate liegt. Nimmt man hier an, daß die Verlustleistung p 10 µW/Gate ist, so liegt die Zeit­ verzögerung (d. h. die Schaltgeschwindigkeit) in der Größenordnung von höchstens 10 bis 100 Nanosekunden. Normalerweise wird die Zeitkonstante τ durch das Produkt aus Widerstandswert und Kapa­ zität, nämlich RC, repräsentiert. Bezeichnet man die Versorgungs­ spannung mit V (die annähernd gleich der Logikamplitude ist) und die effektive Kapazität pro Gate mit C, so kann das Verzögerungs- Leistungs-Produkt wie folgt dargestellt werden: τ × P≈ RC × VI = V·(RI)·C ≈ V²C. Wenn die effektive Kapazität C groß ist, wie im Falle eines Bipolar-Transistors, so kann das Verzögerungs-Lei­ stungs-Produkt nicht deutlich reduziert werden. Beim üblichen Bipolar-Transistor ist der Collector derart konstruiert, daß er eine größere Fläche besitzt als der Emitter. Dies ist deshalb der Fall, weil die vom Emitter injizierten Träger bei ihrer Übertragung divergieren. Im Gegensatz dazu ist bei einem Mehr­ fachcollector-Transistor die Fläche jeder Collectorzone auf der Oberfläche freiliegend und klein. Somit wird der Stromverstär­ kungsfaktor ß klein und die Ausfächerung (die Zahl der Ausgänge eines Mehrfachcollector-Transistors, der in seiner Operation durch einen Eingang gesteuert ist) ist höchstens 2 bis 3. Da­ her können Rauschvorgänge nicht unterdrückt werden, um außer­ ordentlich klein zu werden. Da ferner die MTL das Vorsehen von Trennlagen der N-Type benötigt, üblicherweise für die Isolation der entsprechenden Gates, so können diese Trennlagen ebenfalls die Verbesserung der Integrationsdichte beeinträchtigen. Wie oben erwähnt, ist die derzeit verfügbare Integrationsdichte der konventionellen MTL unter Verwendung von Bipolar-Transisto­ ren höchstens 300 Gates/mm² und die derzeit verfügbare Integra­ tionsdichte konventioneller MTL unter Verwendung von MOS-Tran­ sistoren liegt in der Größenordnung von 100 Gates/mm².

Der statische Induktionstransistor (SIT) wurde vom Erfinder der vorliegenden Anmeldung, Jun-ichi NISHIZAWA, vorgeschlagen und er hatte Erfolg bei der Realisierung einer Stromspannungskenn­ linie der Nicht-Sättigungstype bei diesem statischen Induktions­ transistor, der als ein aktives Halbleiterelement dient. Ferner ist dieser SIT weit überlegen hinsichtlich beispielsweise der Hochfrequenz-Verwendung, des Stromverstärkungsfaktors und des niedrigen Rauschens, wenn man ihn mit den Bipolar-Transistoren vergleicht.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltung mit hoher Integrationsdichte, geringer Verlustleistung, geringer Rauschzahl und hoher Betriebsgeschwindigkeit zu schaffen, die in einfacher Weise mit geringen Herstellungskosten erzeugt werden kann.

In der Zeichnung zeigen

Fig. 1A und 1B äquivalente Schaltbilder einer üblichen MTL- Schaltung;

Fig. 2A-2C einen Querschnitt, eine Draufsicht und ein äquivalentes Schaltbild einer logischen inte­ grierten Schaltung (IC) gemäß einem Ausführungs­ beispiel der Erfindung, wobei in Fig. 2A die Schnittlinie A-A′ in Fig. 2B verläuft;

Fig. 3A und 3B ein äquivalentes Schaltbild und ein Kennlinien­ diagramm zur Erläuterung der Arbeitsweise der er­ findungsgemäßen Logikschaltung;

Fig. 4A-4F eine Teildraufsicht und Querschnitte von weiteren Ausführungsbeispielen der Erfindung;

Fig. 5A-5D Teilquerschnitte eines Halbleiterplättchens, wobei dargestellt ist wie die logische IC der Fig. 2 hergestellt wird;

Fig. 6-8 einen Querschnitt eines IC gemäß einem weiteren Ausführungsbeispiel der Erfindung.

Im folgenden seien nun bevorzugte Ausführungsbeispiele der Er­ findung beschrieben. Die Fig. 2A-2C zeigen einen Grundaufbau eines SITL der MTL-Bauart gemäß einem Ausführungsbeispiel der Erfindung. Bei diesem Ausführungsbeispiel wird der Lasttran­ sistor mit einem Mehrfachcollector-PNP-Bipolar-Transistor 1 ausgebildet und eine Vielzahl von Invertertransistoreinheiten sind jeweils mit einem Mehrfachdrain-SIT ausgebildet. Zwei die­ ser SIT, nämlich 21 und 22, sind in den Fig. 2A und 2B darge­ stellt. Der bipolare Lasttransistor 1 umfaßt eine stark dotier­ te Emitterzone 111 der P-Type sowie eine N-Basiszone 113 und eine Vielzahl von stark dotierten Collectorzonen 112, 112′, usw. der P-Type. Eine N⁺-Basiszone 113′ ist benachbart zur Zone 113 vorgesehen, um damit eine Ohmsche Basiselektrode 213 zu bilden. Eine Emitterelektrode 211 sowie Collectorelektroden 212, 212′, . . . werden auf der Emitterzone 111 bzw. den Collectorzonen 112, 112′, . . . ausgebildet. Die Emitter-, Basis- und Collector-Herausführklemmen 11, 13 und 12, 12′, . . . werden mit den entsprechenden Elektroden 211, 213 und 212, 212′, . . . verbunden. Die Collectorzone 112 des Lasttransistors 1 dient auch als die Gatezone eines SIT 21, angeordnet auf der linken Seite des Lasttransistors 1 und die Basiszone 113 und 113′ dient ebenfalls als die Sourcezone dieses IT 21. Stark dotierte N⁺-Zonen 114-1 und 114-2 bilden die Drain­ zonen des SIT 21. Eine weitere Collectorzone 112′ des Lasttran­ sistors dient ebenfalls als die Gatezone eines weiteren SIT 22, angeordnet auf der rechten Seite des Lasttransistors 1. Die Sourcezone dieses SIT 22 ist mit der Zone 113, 113′ ähnlich dem anderen SIT 21 ausgebildet. Die Drainzonen dieses SIT sind mit stark dotierten N⁺-Zonen 114-1 und 114-2 gebildet.

Insbesondere existiert solche N⁻-Zone 113-1, wobei jede von P-Zonen 111 und 112 oder 112′ umgeben oder sandwich­ artig dazwischen angeordnet ist. Die Zone 113-1 dient als die Basiszone des Mehrfachcollector-Bipolarlast­ transistors 1. Diese Zone 113-1 ist elektronisch kontinuierlich zur N⁻-Zone 113 und zur N⁺-Zone 113′ ausgebildet und somit elektrisch mit der Elektrode 213 verbunden. In ähn­ licher Weise existieren N⁻-Zonen 113-2, die durch die P-Gate­ zone 112 umgeben sind.Diese N⁻-Zone 113-2 bildet die Kanäle des SIT 21. In ähnlicher Weise bilden die N⁺-Zonen 114′-1 und 114′-2 und die N⁻-Zonen 113-2 die Drains und die Kanäle des SIT 22. Die Drainelektroden 214-1, 214-2 und 214′-1, 214′-2 werden auf der Oberseite dieser Drainzonen 114-1, 114-2 und 114′-1, 114′-2 ausgebildet. Die Bezugszeichen 14-1, 14-2, 14′-1 und 14′-2 repräsentieren Drainherausführklemmen und 121 re­ präsentiert eine passivierende Isolationsschicht.

Kurz gesagt bilden P-Zone 111, N⁻-Zone 113-1 und die P-Zonen 112 und 112′ den Emitter, die Basen und die Collec­ toren des Lasttransistors 1. Die N⁺- und die N⁻-Zonen 113′ und 113, die N⁻-Zonen 113-2, die P-Zone 112 und die N⁺-Zonen 114-1 und 114-2 bilden die Source-, die Kanal-, die Gate- und die Drain-Zonen eines Inverter-SIT 21 und in ähnlicher Weise bilden die N⁺- und N⁻-Zonen 113′ und 113, die N⁻-Zonen 113-2, die P-Zone 112′ und die N⁺-Zonen 114′-1 und 114′-2 die Source-, die Kanal-, die Gate- und die Drain-Zonen eines weiteren Inver­ ter-SIT 22.

In diesem vorliegenden Beispiel fließen die Drainströme der SITs annähernd vertikal (senkrecht zur Oberfläche). Die Isola­ tionslage 121 (gezeigt in Fig. 2A, aber nicht in Fig. 2B) kann durch eine einzige Lage oder Mehrfachlagen aus Siliciumdioxyd (SiO₂), Siliciumnitrid (Si₃N₄), Aluminiumoxid (Al₂O₃) und/oder deren Mischungen oder Kombinationen gebildet werden. Die An­ zahl der Multidrain-SIT kann zu eins oder mehreren ausgewählt werden. Ebenfalls kann die Drainanzahl der SITs willkürlich gewählt werden. Diese SITs können entweder auf beiden Seiten oder auf einer Seite des Lasttransistors angeordnet sein. Die Verbindung der Herausführklemmen kann willkürlich abhängig von der Schaltungskonstruktion angeordnet sein. Fig. 2C zeigt eine Äquivalentschaltung der SITL-Anordnung der Fig. 2A und 2B. In Fig. 2C sind zwei Lasttransistoren 1 gezeigt. Wie man aus dieser Figur erkennt, kann die gewünschte Logikoperation erreicht werden durch eine entsprechende Verbindung der entsprechenden Herausführklemmen.

Beispielsweise zeigt Fig. 3A eine logische NOR-Schaltungsver­ bindung mit Eingängen 12P, 12Q und einem Ausgang 12. Diese Schal­ tung ist eine logische ODER-Schaltung bei Betrachtung mit den Eingängen 12P, 12Q und den Ausgängen 14-1 und 14-2. Der von der strichpunktierten Linie umschlossene Teil entspricht der SITL- Einheit. In der Einheit SITL wird eine Vorspannung V_E an den Emitter 11 des Last-Bipolar-Transistors angelegt. Die Basis 13 ist geerdet und der Collector 12 ist mit einer verdrahteten (wired) UND-Leitung von der vorhergehenden Stufe verbunden, bei­ spielsweise erfolgt die Verbindung mit den Drains der SITs P, Q, . . ., wie in der Zeichnung dargestellt. Anders ausgedrückt ist der Lasttransistor mit geerdeter Basis, d. h. als Basisschal­ tung, geschaltet, und er arbeitet als eine Konstantstromquelle für die vorhergehende Stufe. Wenn mindestens einer der SITs P, Q, . . . in der vorhergehenden Stufe eingeschaltet wird, so kann der durch den Lasttransistor 1 injizierte Strom hindurchflie­ ßen und das Potential am Collector 12 des Lasttransistors 1 und somit das Potential am Gate des Mehrfachdrain-SIT 21 wird auf einen niedrigen Pegel gebracht. Daher wird die Gate-Source- Spannung des Multidrain-SIT 21 (d. h. die Spannung zwischen den Klemmen 12 und 13) niedrig und kein Strom kann durch die Kanäle des Mehrfachdrain-SIT 21 fließen. Der Mehrfachdraintransistor 21 wird somit ausgeschaltet und zeigt den "1"-Zustand. Wenn andererseits sämtliche Transistoren P, Q, . . . in der vorher­ gehenden Stufe ausgeschaltet sind, so wird der vom Lasttran­ sistor 1 injizierte Strom zum Gate des SIT 21 gerichtet und hebt das Gatepotential an. Auf diese Weise wird der Multidrain-SIT 21 eingeschaltet, um zu gestatten, daß die durch die Lasttransisto­ ren der folgenden Stufen injizierten Ströme hindurchfließen und somit den "0"-Zustand zeigen.

Die Arbeitsweise dieser Schaltung ist am leichtesten zu verstehen und die Schaltungskonstruktion ist am einfachsten in dem Fall durchzuführen, wenn die Gate-zu-Source-Spannung V_G des Mehrfach­ drain-SIT 21 positiv ist. Es wird somit die folgende Beschreibung für solche Beispiele vorgenommen.

Die statische Drainkennlinie eines SIT ist in Fig. 3B gezeigt. Die Drainstrom-zu-Drainspannungs-Kennlinie ist von der Trioden­ röhrenart. Im Falle eines N-Kanal-SIT wird üblicherweise eine negative Spannung V_G an das Gate bezüglich der Source angelegt, um den Drainstrom I_D, der durch den Kanal fließt, zu steuern. Nimmt man an, daß die Kurve A₃ die Kennlinie für V_G = 0 Volt darstellt, so wird die Drainkennlinienkurve verändert wie A₃ zu A₄ . . . A₅ . . . A₆, wenn der Absolutwert |V_G| des negativen Gatepotentials erhöht wird. Wenn eine positive Gatevorspannung angelegt wird, so ändert sich die Kennlinienkurve wie A₃ zu A₂ . . . A₁, wenn der Wert von V_G erhöht wird. Wenn die Anordnung modifi­ ziert wird, um die Kennlinienkurve A₆ für die Vorspannung Null zu besitzen, und zwar durch richtige Auswahl der Formen, Dimensionen und Störstellenkonzentrationen, so ändert sich die Kennlinienkurve wie A₆ zu A₅ . . . zu A₁, wenn die positive Gate­ vorspannung erhöht wird. Wenn die positive Gatevorspannung un­ terhalb des eingebauten Potentials oder des Diffusionspotentials der PN-Grenzschicht (ungefähr 0,6 Volt) liegt, so wird das Fließen von nahezu keinem Strom gestattet. Insbesondere kann in einem SIT die Störstellenkonzentration in der Gatezone sehr hoch gewählt werden, und somit kann das eingebaute Potential hoch gemacht werden. Die SITL kann ebenfalls mit dem Gatepotential oberhalb des eingebauten Potentials verwendet werden. Dies kann erreicht werden durch den sogenannten "enhancement mode" MOS-Gate- SIT, bei dem das Gate vom Kanal isoliert ist und kein Strom durch das Gate fließen kann. Da ferner die I_D-V_D-Kurve für die Gate­ vorspannung V_C = 0 willkürlich gewählt werden kann (als einer der Werte der A′s) durch die Konstruktionsparameter, so kann die Auswahl der Gatespannung V_G nahezu willkürlich erfolgen. Die Kennlinie des SIT selbst, beispielsweise die Steilheit g_m, der Spannungsverstärkungsfaktor ν, usw. können durch diese Konstruktionsparameter wie Störstellenkonzentration im Kanal und die Breite und Länge des Kanals in großem Ausmaß variiert werden. Somit kann die Strom I_D-zu-Spannung V_D-Kennlinie für V_C = 0 Volt stark variiert werden. Demgemäß kann die Auswahl des Arbeitspunktes fast beliebig erfolgen. Wenn beispielsweise der Kanal gerade bei einer Gatespannung V_G = 0 Volt abgeschnürt (pinched-off) wird, so wird die I_D-V_D-Kurve wie bei A₂ gezeigt. Wenn die Störstellenkonzentration im Kanal oder die Kanalbreite reduziert wird, um das "pinch-off" zu verstärken, so verschiebt sich die Kennlinienkurve für V_C= 0 weiter zu A₃, A₄, . . . Die logische Operation des SIT basiert auf der Konversion von Änderungen in der Gatespannung in Durchlaß- oder Sperr-Richtung in Änderungen des Drainstromes oder der Spannung. Auch der Fall, wo die Gateschaltung im wesentlichen offen ist, kann umschlos­ sen werden. In jedem Falle kann deshalb, weil der SIT den Vor­ teil besitzt, daß die Steilheit g_m oder der Spannungsverstär­ kungsfaktor ν mit einem großen Wert ausgewählt werden kann, eine große Änderung des Stromes I_D oder der Spannung V_D er­ reicht werden durch eine kleine Änderung des Gatepotentials V_G, und zwar infolge der injizierten Träger in der SITL-Schaltung. Dies führt zu den weiteren Vorteilen, daß das Signal/Rausch-Ver­ hältnis (S/N-Verhältnis) groß ist und daß die Ausfächerung groß gemacht werden kann. Da ferner die Störstellenkonzentration in der Kanalregion oder Kanalzone des SIT stark reduziert werden kann, verglichen mit der Verarmungslage zwischen den Basis- und Collector-Zonen des Bipolar-Transistors, können die mit der PN-Grenzschicht verbundenen Kapazitäten im SIT reduziert werden, um eine hohe Schaltgeschwindigkeit zu erreichen. Wenn beispiels­ weise eine Differenz zweier Größenordnungen in der Störstellen­ konzentration vorhanden ist, so kann die zugehörige Kapazität und somit die Operationsgeschwindigkeit um ungefähr 1/10 redu­ ziert werden. Ferner ist es oftmals der Fall, daß sowohl die Bipolar-MTL als auch die SITL die Logikamplitude in der Größen­ ordnung des eingebauten Potentials der PN-Grenzschicht wählen, die darin ausgebildet ist. Somit kann das Zeitverzögerungs- Leistungsprodukt, d. h. die integrierte Verlustleistung, τ× P ungefähr V²C für die SITL kleiner sein. Im obigen Beispiel wird die Verlustleistung in der SITL ungefähr 1/10 derjenigen der bipolaren MTL. Für das obige Ausführungsbeispiel sei bemerkt, daß, obwohl die Lasttransistoren Bipolartransistoren waren, sie offensichtlich auch mit SITs gebildet werden können. Die oben­ erwähnten Vorteile gelten natürlich auch für solche Logikschal­ tungen.

Im folgenden wird ein Beispiel einer erfindungsgemäßen SITL an­ hand der Fig. 2A-2C beschrieben. Die Dicke der N⁻-Lage 113 mit einer niedrigen Störstellenkonzentration, d. h. der Abstand zwischen der Grenzfläche mit der Lage 113′ von hoher Störstellen­ konzentration zum Isolierfilm 12, wurde mit ungefähr 3-4 Mikro­ meter ausgewählt und die Störstellenkonzentration wurde mit 1×10¹⁴ cm^-3 ausgewählt. Die Breite W der Kanalzone 113-2 war mit ungefähr 2-4 Mikrometer ausgewählt, so daß der Kanal von der Verarmungslage beim Gatepotential V_G = 0 Volt besetzt würde. Offensichtlich wird die Kanalbreite W dann groß, wenn die Störstellenkonzentration im Kanal für die gleichen Betriebsbe­ dingungen reduziert wird, und diese Werte sollten variiert wer­ den, wenn die Auswahl des Arbeitspunktes variiert wird. Die Län­ ge l des Kanals 113-2 ist vorzugsweise um so besser je kürzer sie ist, und zwar zum Zwecke der Reduzierung des Kanalwider­ standes (der kleine Kanalwiderstand ist die hervorstechendste Eigenschaft des SIT) und zur Reduzierung der Trägerübertragungs­ zeit und zum Driften von Trägern bei einer kleineren Drainspannung V_DS und zum Erhalt einer größeren Geschwindigkeit bei der gleichen Drainspannung V_DS. In diesem Falle war die Länge l des Kanals mit ungefähr 2 bis 2,5 Mikrometer ausgewählt. Ferner ist der Abstand d zwischen der Gatezone 112 und der einen niedrigen Widerstandswert aufweisenden Sourcezone 113′ vorzugsweise lang, um die Source-Gate- Kapazität zu reduzieren, aber vorzugsweise kurz, um eine große Verstärkung zu erhalten. Somit kann ein entsprechender Wert ein­ schließlich Null entsprechend den Schaltungszwecken ausgewählt werden. In diesem Fall wurde der Abstand d auf ungefähr 1,5 bis 2 Mikrometer ausgewählt. Die Störstellenkonzentration in der einen niedrigen Widerstandswert aufweisenden Zone 113′, die benachbart zur gemeinsamen Source/Gate-Elektrode 13 ange­ ordnet ist, ist vorzugsweise hoch zur Bildung eines Ohmschen Kontakts und zur Injizierung vieler Träger und wurde mit un­ gefähr 5 × 10¹⁹ cm^-3 ausgewählt. Die Störstellenkonzentration in den Drainzonen 114-1, 114-2, . . . und 114′-1, 114′-2, . . . ist vorzugsweise hoch zur Bildung eines Ohmschen Kontakts mit der Metallelektrode, ist aber vorzugsweise niedrig, um die Drain-Gate-Kapazität zu reduzieren. In diesem Fall wurde die Störstellenkonzentration mit ungefähr 5×10¹⁸ cm^-3 ausgewählt. Die Störstellenkonzentration in den Gatezonen 112 und 112′ (die gleichzeitig mit der Emitterzone 111 ausgebildet werden), ist vorzugsweise hoch, um die Verarmungslage im Kanal 113-2 in substantieller Weise auszudehnen und um den Serienwiderstands­ wert in der Gatezone zu verringern. In diesem Beispiel wurde die Oberflächenstörstellenkonzentration in der Gatezone 112 nicht sehr hoch gemacht, sondern wurde mit ungefähr 1 × 10¹⁸ cm^-3 ausgewählt. Die Störstellenkonzentration in der Kanalzone 113-2 und 113′-2 und in der Basiszone 113-1 ist vorzugsweise niedrig zur Erhöhung des Injektionswirkungsgrades im Lastbipolartran­ sistor und zur Verringerung der Kanalkapazität. Die obener­ wähnten Werte müssen entsprechend der erforderlichen Leistungs­ fähigkeit und den Nenndaten der SITL ausgewählt werden und ent­ sprechend in willkürlicher Weise und geeigneter Weise verändert werden. Es sei hier bemerkt, daß diese Parameter derart ausge­ wählt werden sollten, daß der Invertertransistor als ein sta­ tischer Induktionstransistor (SIT) arbeitet. Wenn in diesem Bei­ spiel die Gateabmessung 30 Mikrometer × 30 Mikrometer war, so war das Verzögerungs-Leistungsprodukt τ × P ungefähr 0,037 pJ (mit zwei Ausfächerungen) und ungefähr 0,045 pJ (mit ungefähr vier Ausfächerungen), wobei diese Werte ungefähr eine Größen­ ordnung kleiner sind als die konventionellen Werte.

Obwohl zylindrische Kanäle (kreisförmiger Querschnitt, wie in Fig. 4A gezeigt) in dem Ausführungsbeispiel der Fig. 2A-2C verwendet wurden, so können doch irgendwelche Formen für die Kanäle vorgesehen sein vorausgesetzt, daß der durch den Kanal fließende Strom in effektiver Weise durch die Gatespannung ge­ steuert werden kann. Beispielsweise können Kanäle mit quadra­ tischen, rechteckigen oder elliptischen Querschnitten, wie in Fig. 4B-4C gezeigt, verwendet werden. Ferner können die Aus­ gangs-SITs entweder auf der einen Seite oder auf beiden Seiten oder um den Lasttransistor herum angeordnet sein. Wenn ferner die Gatezonen in einer Richtung langgestreckt sind, so kann die langgestreckte Achse entweder parallel oder senkrecht zu oder in irgendeiner Richtung bezüglich des Lasttransistors angeord­ net sein. Dies wird möglich durch die Tatsache, daß die Stör­ stellenkonzentration in der Gatezone (d. h. der Collectorzone des Lasttransistors) hoch gemacht werden kann und daß der Wi­ derstandswert in dieser Zone niedrig genug liegen kann. Der Spannungsabfall in der Gatezone ist nämlich vernachlässigbar. Wenn der Serienwiderstand nicht vernachlässigbar klein ist, so kann die Größe der Kanäle abhängig vom Abstand von der Metallgateelektrode 212 oder vom Lasttransistor, wie in Fig. 4E gezeigt, variiert werden. Andererseits kann zur weiteren Ver­ ringerung des Serienwiderstandes die Metallelektrode 212 auf sämtlichen Gatezonen 112, die die entsprechenden Kanäle umge­ ben, abgeschieden sein, wie dies im Querschnitt in der Fig. 4F gezeigt ist. Ferner können erfindungsgemäß zur Verminderung der Drain-Gate-Kapazität die stark dotierten Drainzonen 114-1, 114-2, . . . von den stark dotierten Gatezonen 112 weg angeord­ net sein, beispielsweise durch Versetzen der Drainzonen 114-1, 114-2, . . . bezüglich der Gatezonen 112, wie im Falle der Mesa­ struktur-Drain.

Ein Beispiel der Schritte bei der Ausbildung der SITL-Struktur, wie in den Fig. 2A und 2B gezeigt, wird im folgenden beschrie­ ben.

Als erstes wird eine N⁻-Siliciumlage 113 epitaxial auf ein N⁺-Siliciumsubstrat 113′ aufgewachsen, und zwar durch Wasser­ stoffreduktion von SiHCl₃ oder durch eine thermische Zerlegung von SiH₄ (Fig. 5A). Eine dotierte Oxidlage aus SiO₂, die Bor B als P-Störstellen enthält, wird auf der N⁻-Epitaxiallage 113 in der Atmosphäre von SiH₄ + O₂ + B₂H₆ bei 500°C abgeschieden. Diese dotierte Oxidlage wird selektiv durch die übliche Foto­ lithographie entfernt, um diejenigen Teile 122 auf der P-Emit­ terzone 111 des Lasttransistors und die P-Gatezonen 112 und 112′ der Mehrfachdrain-SITs, die gebildet werden sollen, übrig­ zulassen. Sodann wird das Plättchen (wafer) in einer Sauerstoff­ atmosphäre erhitzt, um die P-Type-Störstellen zu diffundieren und um die Emitterzone 111 bzw. die Gatezonen 122 und 122′ (Fig. 5B) zu bilden. Da bei dieser Wärmebehandlung ein Oxidfilm 121 auf der gesamten Oberfläche des Plättchens ausgebildet wird, diffundiert die P-Verunreinigung oder Störstellen (Bor B) nicht in diejenigen Teile, die durch die dotierte Oxidlage 122 be­ deckt sind, und zwar selbst dann, wenn die P-Störstellen auf solchen Zonen adsorbiert oder wieder abgeschieden werden. In der Tat kann die freiliegende Siliciumoberfläche etwas durch das Plasmaätzen oder ein chemisches Ätzverfahren weggeätzt wer­ den, und zwar vor der Wärmebehandlung in der Sauerstoffatmosphä­ re, und zwar geschieht dies je nach Notwendigkeit. Sodann wird die Oxidlage selektiv durch die Fotolithographie entfernt, und zwar um Fenster auf den Drainzonen 114-1, 114-2 und 114′-1, 114′-2, . . . der Mehrfachdrain-SITs zu öffnen. Sodann wird eine N-Verunreinigung oder Störstellen (beispielsweise Arsen As) hineindiffundiert, um die Drainzonen (Fig. 5C) zu bilden. Daraufhin werden durch Belichtung der Siliciumoberfläche in der­ artigen Zonen wie der Emitterzone 111, der Gatezonen 112 und 112′ und der Drainzonen 114-1, 114-2, . . . und 114′-1, 114′-2 unter Verwendung der Fotolithographie ein Metallfilm (beispielsweise Aluminium) dampfabgeschieden. Nicht notwendige Teile des Metallfilms werden durch Fotolithographie entfernt, um die ent­ sprechenden Metallelektroden 211, 212, 212′, 214-1, 214-2, . . . und 214′-1, 214′-2, . . . übrigzulassen. Ein weiterer Metallfilm wird auf der Rückseite ausgebildet, um die Basis/Source-Elektro­ de 213 zu bilden.

Wie man aus der obigen Erläuterung erkennt, kann die erfindungs­ gemäße SITL in einfacher Weise hergestellt werden. Bei dem oben erläuterten Beispiel sind nur vier fotolithographische Schritte erforderlich. Auf diese Weise werden die Herstellungskosten stark reduziert.

Ein alternatives Beispiel für die Herstellungsschritte wird im folgenden beschrieben. Auf dem dotierten Oxidfilm 122 wird ein Siliciumnitridfilm ausgebildet, und zwar durch die bekannte chemische Dampfabscheidung (CVD). Sodann wird der Nitridfilm selektiv durch Plasmaätzen oder Phosphorsäureätzen unter Ver­ wendung der Fotolithographie weggeätzt. Unter Verwendung des zurückgelassenen Nitridfilms als Maske wird der dotierte Oxid­ film selektiv geätzt. Nach Durchführung der Diffusion der P-Störstellen oder Verunreinigung aus dem dotierten Oxidfilm wird ein auf der Oberfläche ausgebildeter Oxidfilm selektiv oder vollständig weggeätzt und sodann wird eine N-Verunreini­ gung (Störstellen) diffundiert. Wenn die Oxidlage vollständig weggeätzt ist, wird ein Teil der Basiszonen des Lasttransistors ebenfalls mit N-Störstellen diffundiert, um N-Zonen zu bilden. Dies dient zur Verminderung der unerwünschten Oberflächenre­ kombination und trägt somit zu einer Erhöhung der Emitter­ basisstromverstärkung ß des Bipolar-Transistors bei, und die Anzahl der fotolithographischen Schritte kann vermindert wer­ den. Dies ist das sogenannte selbstausrichtende Verfahren und es ist teilweise zur Erhöhung der Integrationsdichte wirkungsvoll. Ferner kann auch die Bildung der N⁺-diffundier­ ten Lage dadurch ausgeführt werden, daß man zuerst eine polykristalline N-Siliciumlage auf der gesamten Oberfläche durch das CVD-Verfahren abscheidet und sodann die Störstellen eindiffundiert. In einem solchen Fall ist es auch möglich, Metallelektroden auf der polykristallinen Schicht auf entspre­ chenden N⁺-diffundierten Lagen auszubilden. Ferner ist es vom Gesichtspunkt der Verhinderung der Erzeugung von Fehlern, wie beispielsweise Versetzungen, effektiv, die Diffusion von mehr als einer Art von Störstellen vorzusehen, die unterschied­ liche Atomradien gegenüber dem des Siliciums besitzen, und die in die diffundierten Lagen eindiffundiert werden, um die Gitterbeanspruchung zu kompensieren.

Ein weiteres Ausführungsbeispiel der SITL-Struktur ist in Fig. 6 gezeigt. Diese Anordnung gleicht grundsätzlich derjenigen ge­ mäß Fig. 2. Bei diesem Ausführungsbeispiel besitzen jedoch die P-Emitterzone 111 des Lasttransistors und die P-Gatezonen 112 des Mehrfachdrain-SIT laterale Erweiterungen im Kristall, um die Kanalbreite des SIT zu reduzieren. Gemäß dieser Ausbildung ergeben sich die Vorteile, daß die Drain-Gate-Kapazität vermin­ dert werden kann, daß die Verstärkung des SIT erhöht wird und daß die Ausfächerung des SIT größer gemacht werden kann. Das Vor­ handensein einer N⁺-Zone 114-A in der N-Basiszone 113-1 des Lasttransistors ist nicht stets notwendig, aber hilft bei der Vergrößerung der (gemeinsamen) Emitterschaltungsstromverstär­ kung ß, wie oben beschrieben.

Solche charakteristischen Erweiterungen der Emitterzone 111 und der Gatezonen 112 können durch die folgenden Methoden aus­ gebildet werden. Ein derartiges Verfahren sieht die folgenden Schritte vor: Ausbildung von Zonen mit einer hohen Störstellen­ konzentration im Kristall durch Ionenimplantation von P-Stör­ stellen, wie beispielsweise Bor B oder Aluminium Al,worauf dann eine Diffusion von der Oberfläche in der Weise ausgeführt wird, wie in Fig. 5B gezeigt. Ein anderes Verfahren sieht fol­ gende Schritte vor: Zuerst Aufwachsen einer N-Epitaxiallage 113, sodann Diffusion von P-Störstellen in vorbestimmten Zonen (oder Aufwachsen dotierter Zonen), gefolgt durch weiteres Wachsen einer weiteren Epitaxiallage, sodann Ausführung der üblichen in Fig. 5B gezeigten Diffusion.

Claims (1)

1. Integrierte Halbleiterschaltung

   • - mit einem hochdotierten Halbleitersubstrat (113′) von einem ersten Leitungstyp und einer darauf aufgebrachten niedrigdotierten Epitaxialschicht (113) vom gleichen Leitungstyp,
   • - mit einem in der Epitaxialschicht (113) in Planartechnik ausgebildeten lateralen Injektionstransistor (1) mit zumindest einer an der Oberfläche der Epitaxialschicht (113) liegenden Kollektorzone (112; 112′) vom zweiten Leitungstyp und der Epitaxialschicht (113) als Basiszone,
   • - wobei der Injektionstransistor (1) eine an der Oberfläche der Epitaxialschicht (113) im Abstand von der zumindest einen Kollektorzone (112; 112′) angeordnete Emitterzone (111) vom zweiten Leitungstyp aufweist, ferner
   • - mit zumindest einem vertikalen Feldeffekttransistor, der als selbstsperrender statischer Induktionstransistor (21; 22) ausgeführt ist,
   • - wobei die zumindest eine Kollektorzone (112; 112′) des Injektionstransistors (1) zugleich die Gatezone des statischen Induktionstransistors (21; 22) bildet,
   • - die Gatezone (112; 112′) mindestens eine an der Oberfläche der Epitaxialschicht (113) angeordnete Drainzone (114-1; 114′-1) des statischen Induktionstransistors (21; 22) und einen unterhalb der Drainzone liegenden, die Kanalzone (113-2) des statischen Induktionstransistors bildenden Bereich der Epitaxialschicht umgibt,
   • - die Gatezone (112; 112′) vom Halbleitersubstrat (113′) um einen Abstand (d) beabstandet ist, der kleiner als die Kanalbreite (W) ist,
   • - und die Sourcezone des statischen Induktionstransistors (21; 22) aus dem Halbleitersubstrat (113′) besteht (Fig. 2A und 2B).