CN108258032B - 一种采用组合发射区的异质结双极晶体管及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 102
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 98
- 239000010703 silicon Substances 0.000 claims abstract description 98
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 49
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 70
- 229910006990 Si1-xGex Inorganic materials 0.000 claims description 44
- 229910007020 Si1−xGex Inorganic materials 0.000 claims description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 41
- 230000004888 barrier function Effects 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 23
- 239000000377 silicon dioxide Substances 0.000 claims description 20
- 235000012239 silicon dioxide Nutrition 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 10
- 230000003321 amplification Effects 0.000 abstract description 8
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 381
- 238000005516 engineering process Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 18
- 239000000463 material Substances 0.000 description 14
- 239000000203 mixture Substances 0.000 description 11
- XOFYZVNMUHMLCC-ZPOLXVRWSA-N prednisone Chemical compound O=C1C=C[C@]2(C)[C@H]3C(=O)C[C@](C)([C@@](CC4)(O)C(=O)CO)[C@@H]4[C@@H]3CCC2=C1 XOFYZVNMUHMLCC-ZPOLXVRWSA-N 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 238000009413 insulation Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000011065 in-situ storage Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- -1 phosphorus ions Chemical class 0.000 description 4
- 230000006798 recombination Effects 0.000 description 4
- 238000005215 recombination Methods 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000531 Co alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
本申请公开了一种采用组合发射区的异质结双极晶体管，包括单晶硅衬底层及设置在单晶硅衬底层上的集电区及基区，还包括设置在单晶硅衬底层上的组合发射区，组合发射区包括由下至上依次设置的重掺杂应变Si1‑zGez层、应变硅层及多晶硅重掺杂发射极，其中，z为大于0且小于1的自然数。与现有技术中的异质结双极晶体管相比，本申请中的采用组合发射区的异质结双极晶体管减小了由基区注入到发射区的空穴电流密度，提高器件的放大系数。
Description
技术领域
本申请涉及半导体器件技术领域，尤其涉及一种采用组合发射区的异质结双极晶体管及其制造方法。
背景技术
近几年来SiGe HBT(heterojunction bipolar transistor，异质结双极晶体管)技术在国际上应用得最多就是SiGe BiCMOS(silicon-germanium bipolar andcomplementary metal-oxide-semiconductor，硅锗双极-互补金属氧化物半导体)工艺，由于射频和微波通信等领域朝着高频、低压、低功耗、低噪声、多功能、小体积和低价格的方向发展，使得高性能SiGe BiCMOS工艺不断发展，拥有广阔的市场前景。它是将SiGe HBT技术的高速、高驱动能力、低噪声同CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)低功耗、高集成度优势集合到一起的技术。
载流子迁移率是决定半导体器件性能的一个重要物理参数。对于双极性晶体管及其集成电路而言，高的载流子迁移率可以缩短载流子输运时间，提高工作的频率、速度和电学性能。因此，在发展高频、高速集成电路中，如何提高载流子迁移率是一个重要的课题，而应变Si技术则是一种很好的解决方案。Si器件中的应变技术可以通过Si/SiGe、Si/绝缘体、Si/金属等异质结构来方便引入，简单地说就是对材料相应的晶格结构进行一系列的物理拉伸或挤压，改变相应的晶格结构，从而使器件的性能提高。具体的，在Si器件中引入应变之后，Si中载流子的电输运性能可以得到明显地提高，从而能够大大改善和提高Si器件及其电路的电驱动能力，这实际上也是应变Si技术受到人们极大关注的重要原因。应变硅被认为是下一代微电子技术具有优秀潜力的半导体材料。
申请人从器件设计和工艺技术的角度考虑，发明了一种采用组合发射区的异质结双极晶体管及其制造方法，与现有技术中的异质结双极晶体管相比，减小了由基区注入到发射区的空穴电流密度，提高器件的放大系数。此外，SGOI SiGe HBT还可以与SGOI MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)工艺相兼容，形成BiCMOS(Bipolar CMOS)工艺，可广泛应用与微波射频集成电路的设计与制造之中。
发明内容
本申请提出了一种采用组合发射区的异质结双极晶体管及其制造方法，与现有技术中的异质结双极晶体管相比，本申请中的采用组合发射区的异质结双极晶体管减小了由基区注入到发射区的空穴电流密度，提高器件的放大系数。
本申请采用了如下的技术方案：
一种采用组合发射区的异质结双极晶体管，包括单晶硅衬底层及设置在所述单晶硅衬底层上的集电区及基区，还包括设置在所述单晶硅衬底层上的组合发射区，所述组合发射区包括由下至上依次设置的重掺杂应变Si1-zGez层、应变硅层及多晶硅重掺杂发射极，其中，z为大于0且小于1的自然数。
根据半导体物理理论，因为组合发射区中的应变硅层杂质扩散浓度很高，因此可以假设双轴应力所导致的能带结构变化主要集中于价带，禁带宽度减小则意味着价带的带边向上移动，价带带边的改变量为电子和空穴的势垒高度之和。多晶硅重掺杂发射极与应变硅层之间由于存在着界面态，二者之间形成了一层极薄(通常为1-3nm，厚度取决于工艺条件)的界面“类氧化层”(SiOr，这里的r为氧原子的摩尔比例)，该界面“类氧化层”对于电子和空穴的势垒高度分别为ΔEC和ΔEV。对于不同的工艺，ΔEC和ΔEV通常不同，但是根据理论分析和实验验证，电子的势垒高度ΔEC一般很小，为几个毫电子伏(meV)，因此对于由组合发射区注入到基区的电子，其输运过程不受“类氧化层”的影响，此时的组合发射区对于电子而言是“透明”的。但是ΔEV对于由基区向组合发射区注入的空穴则起到一个阻挡作用。因为组合发射区使用了类似“三明治”结构的材料层结构，相比于常规未应变的弛豫硅发射极层，在双轴张应力的作用下，位于中间的应变硅层的禁带宽度Eg减小，使“类氧化层”对空穴的势垒高度ΔEV增大，因此在“类氧化层”与应变硅层的界面处所积累的空穴浓度要高于常规未应变的弛豫硅发射极层界面所积累的空穴浓度，在相同层厚度的条件下，若使用本申请中的组合发射区的发射极层，那么在该层中少数载流子(空穴)的浓度梯度要小于使用常规未应变的弛豫硅发射极层的空穴浓度梯度，这样有利于减小由基区注入到发射区的空穴电流密度，进而提高器件的放大系数。
对于组合发射区的发射极层，在小注入条件下，此时在“类氧化层”与应变硅层的界面处所积累的空穴浓度pn(W1+d)应有以下的比例关系：
若使用常规未应变的弛豫硅发射极层，则上式改写为：
根据PN结的结定律可知，组合发射区应变硅层与重掺杂应变Si1-zGez层界面处所积累的空穴浓度pn(W1+W2+d)近似写为：
同样，若使用常规未应变的弛豫硅发射极层，则上式改写为：
以上各式中，W1和W2分别为多晶硅发射极层与应变硅发射极层的厚度，d为“类氧化层”的厚度，A为常数，其数值可以通过在多晶硅集电极内部求解连续性方程以及边界条件计算得到，ni,SSi、ni,Si以及ni,SiGe分别为组合发射区应变硅层、常规未应变的弛豫硅发射极层和重掺杂应变Si1-zGez层的本征载流子浓度，VBE为发射结的外加正向电压，ND,E为应变硅层的N型施主杂质浓度，q为电子电量，k为玻尔兹曼常数，T为器件温度，ΔEg,SSi为应力所导致的禁带宽度变化量，亦即组合发射区应变硅层与常规未应变的弛豫硅发射极层二者的禁带宽度之差。影响积累的空穴浓度的因素主要是ni,SSi与ΔEg,Ssi。比较以上公式可知，由于ni,SSi>ni,Si,加之ΔEg,Ssi的存在，使“类氧化层”与应变硅层的界面处所积累的空穴浓度大于“类氧化层”与常规未应变的弛豫硅发射极层的界面处所积累的空穴浓度。同时注意到应变硅层与重掺杂应变Si1-zGez层界面处积累的空穴浓度也大于常规未应变的弛豫硅发射极层与应变SiGe层界面处积累的空穴浓度，但是ΔEg,Ssi所导致的“类氧化层”与应变硅层的界面处空穴浓度的增加量更大。此外，由于应变的存在，应变硅层中空穴的迁移率增大，因此空穴的扩散长度增大。综合以上的分析可知，组合发射区中的应变硅层可以有效的减小反向注入到组合发射区的空穴浓度，可以提高器件的放大系数。
对于组合发射区层结构中的重掺杂应变Si1-zGez层，由于应变硅层和应变Si1-zGez异质结的界面处的能带不连续，因此在界面处有空穴的复合。而且空穴在向发射区注入的过程中，将以热电子发射的形式通过界面处的能带断续，形成的电流密度Jth为：
应变硅层和应变Si1-zGez异质结的界面处的空穴浓度pn(W1+W2+d)还可以表示为：
因此，应变硅层和应变Si1-zGez异质结的界面处的复合速率S可写为：
其中，A*为理查德森常数，φp和ψp，ψp为组合发射区内应变硅层中电子的准费米能级与空穴的准费米能级的差值，φp为组合发射区内应变硅层中空穴的准费米能级与价带顶的能量差值。Ei为本征费米能级，Efp为准费米能级，q、k和T的含义如前所述，Eg,SSi和Eg,SiGe分别表示应应变硅层和重掺杂应变Si1-zGez层的禁带宽度。观察上述公式可知，欲进一步减小注入到发射区的空穴浓度，则需增大pn(W1+W2+d)，减小S，可以通过减小重掺杂应变Si1-zGez层的禁带宽度Eg,SiGe来实现。Ge组分越大，SiGe的禁带宽度就越小，因此这就需要增大重掺杂应变Si1-zGez层的Ge组分z。
优选地，所述单晶硅衬底层上设置有二氧化硅绝缘层，所述集电区、所述基区及所述组合发射区设置在所述二氧化硅绝缘层的上方。
SGOI是SOI工艺的特殊情况，二者最大的不同在于衬底，常规的SOI衬底在氧化层之上是体硅材料，而SGOI在氧化层之上采用的是弛豫的SiGe材料。并且SGOI绝缘和导热性比SOI绝缘更好，因此，在本发明中，利用绝缘体衬底可以起到减小寄生电容、增强绝缘等作用，并且，由于SiGe材料具有绝缘特性，使得SGOI结构兼有SOI技术、SiGe技术与应变Si技术的多重优越性，能够改善CMOS器件性能，对制造高性能、低功耗器件是非常理想的。
优选地，所述重掺杂应变Si1-zGez层的厚度与应变硅层的厚度相同。
可以使该应变硅层厚度与应变Si1-zGez层厚度相同，这样应应变硅层和重掺杂应变Si1-zGez层可以作为Si/SiGe异质结BiCMOS的双沟道(dual-channel)，从而实现本申请与异质结BiCMOS工艺集成的可能性。
优选地，Si1-xGex集电区层设置在所述单晶硅衬底层上，所述Si1-xGex集电区层外侧设置有亚集电区层，所述亚集电区层外侧设置有浅沟槽隔离层，所述亚集电区层上端设置有电极接触孔；本征应变Si1-yGey阻挡层设置在所述Si1-xGex集电区层上，Si1-yGey基区薄层设置在所述本征应变Si1-yGey阻挡层上，所述本征应变Si1-yGey阻挡层及所述Si1-yGey基区薄层的外侧设置有第一绝缘层，所述本征应变Si1-yGey阻挡层及所述Si1-yGey基区薄层的外侧通过多晶硅层与所述第一绝缘层相连，所述多晶硅层覆盖所述第一绝缘层的上端，所述多晶硅层的上端设置有电极接触孔；所述Si1-yGey基区薄层的上端面的中间区域由下至上依次设置有所述重掺杂应变Si1-zGez层及所述应变硅层，所述重掺杂应变Si1-zGez层及所述应变硅层的外侧为发射区绝缘层，所述发射区绝缘层及所述应变硅层的上端设置有所述多晶硅重掺杂发射极，所述多晶硅重掺杂发射极的上端设置有电极接触孔，其中x为大于0且小于1的自然数，y为大于0且小于1的自然数。
本发明中采用超薄全耗尽的弛豫Si1-xGex作为衬底，其优点在于器件的电学隔离性能较高，抗闩锁效应，可以有效减小衬底电容，主要的优点是完全与SOI CMOS工艺相兼容。此外，本发明将SGOI结构与SiGe HBT两者相结合产生的SGOI异质结双极晶体管，可以有效提高HBT器件的性能，使其达到更高的速度及更高的工作频率。
优选地，当衬底偏压VS＝0时，所述Si1-xGex集电区层的厚度
其中，εSiGe为所述Si1-xGex集电区层的介电常数，Vbi为所述基区和所述集电区所组成的PN结的内建电势，VB为基极电压，VC为集电极电压，NC为所述集电区的掺杂浓度，q为电子电量，d1为集电结的耗尽宽度。
可以将衬底视为一个4端口结构，在实际的器件设计中，Si1-xGex集电区层的厚度对集电结的雪崩击穿电压的值也有影响，如果集电结的耗尽宽度d1大于Si1-xGex集电区层的厚度WSiGe，那么此时集电结的最大电场强度增大，雪崩击穿电压会相应减小，与体硅衬底相比，最大电场的数值增大了ΔEmax：
所以，在d1>WSiGe的条件下，如果同时考虑器件的击穿特性，须适当减小ΔEmax，则可根据上式根据实际需要合理地折中设计Si1-xGex集电区层的厚度WSiGe的值。
优选地，当衬底偏压VS≠0时，所述Si1-xGex集电区层的厚度
其中，εSiGe为所述Si1-xGex集电区层的介电常数，Vbi为所述基区和所述集电区所组成的PN结的内建电势，VB为基极电压，VC为集电极电压，NC为所述集电区的掺杂浓度，q为电子电量，Cox＝εOX/WOX，Cox表示所述单晶硅衬底层(100)的层电容，εOX为衬底氧化层的介电常数，CS＝εSiGe/WSiGe，CS表示所述Si1-xGex集电区层(103)的层电容，φMS表示所述单晶硅衬底层与所述Si1-xGex集电区层二者的功函数差。
当施加一定的衬底偏压VS时，此时的SGOI衬底结构可以等效为一个PN结与MOS电容串联的结构，此时Si1-xGex集电区层包含了集电结的耗尽区宽度和MOS电容的耗尽宽度，为了保证Si1-xGex集电区层完全耗尽，需满足
d1+d2＝WSiGe，
d2表示MOS电容的耗尽宽度。刚发生全耗尽时，此时包含Si1-xGex集电区层厚度的方程为：
优选地，所述Si1-yGey基区薄层的厚度在10至30nm之间。
为保证应变不发生弛豫，所述Si1-yGey基区薄层的厚度一般控制在10至30nm。
优选地，z≥y＞x。
为了保证Si1-yGey基区薄层处于压缩应变，需要Si1-yGey基区薄层的晶格常数大于Si1-xGex集电区层的晶格常数，根据晶格常数的组分关系，Ge组分越大，则晶格常数越大，因此基区需要满足y>x。
同样，为保证组合发射区中的重掺杂应变Si1-zGez层处于压缩应变，需要重掺杂应变Si1-zGez层的晶格常数也大于Si1-xGex集电区层的晶格常数，因此需要满足z>x。
既然Si1-yGey基区薄层和重掺杂应变Si1-zGez层都为压缩应变，因此两层之中的Ge组分可以相等，即z＝y。考虑到BICMOS集成的因素，可以将重掺杂应变Si1-zGez层设置为PMOSFET的空穴沟道，为了提高PMOSFET的性能，沟道中的压缩应变应适当增大，因此可以设定z>y。
综上所述，z≥y＞x。
一种采用组合发射区的异质结双极晶体管的制造方法，本方法用于制造上述的采用组合发射区的异质结双极晶体管，包括如下步骤：
在所述单晶硅衬底层上生长所述集电区；
在所述集电区上生长所述基区；
在所述基区上由下至上依次生长所述重掺杂应变Si1-zGez层、所述应变硅层及所述多晶硅重掺杂发射极，构成所述组合发射区。
优选地，在所述单晶硅衬底层上生长所述集电区之前，在所述单晶硅衬底层上生长所述二氧化硅绝缘层，在所述二氧化硅绝缘层上生长所述集电区。
在本申请中，由重掺杂应变Si1-zGez层、应变硅层及多晶硅重掺杂发射极构成组合发射区。具体而言，首先在单晶硅衬底层上生长一层二氧化硅绝缘层，在二氧化硅绝缘层之上生长Si1-xGex集电区层作为集电区，其中SiGe材料中的Ge组分x的值可任意调节(x的值一般在15％～20％)，该层的厚度可以根据全耗尽的要求以及不同衬底偏压的条件下进行详细计算，本发明给出了具体的计算公式；在集电区的左右两侧为重掺杂的亚集电区层，左右两个亚集电区层之间的Si1-xGex集电区层为轻掺杂；为了抑制基区中掺杂原子向发射区以及集电区扩散所带来的负面效果，需要先在集电区之上选择性外延生长一层未掺杂的本征应变Si1-yGey阻挡层(厚度控制在2～5nm)；在该阻挡层之上选择性外延生长Si1-yGey基区薄层(为保证应变不发生弛豫，层厚度一般控制在10～30nm)，该层为重掺杂，Ge组分均匀分布，组分含量y应大于集电区Ge组分x；在Si1-yGey基区薄层之上继续生长组合发射区的重掺杂应变Si1-zGez层，同时该层也阻挡了基区杂质向发射区扩散，在该层会发生杂质补偿效应，因此重掺杂应变Si1-zGez层的厚度应大于集电区之上的本征应变Si1-yGey阻挡层厚度，从而保证重掺杂应变Si1-zGez层有较高的净掺杂浓度并且不会发生反型；继续在重掺杂应变Si1-zGez层之上生长应变硅层作为组合发射区的中间层，该层受到双轴张应变，且Ge组分z满足：z≥y＞x。同时考虑到与异质结BiCMOS工艺集成的可能性，可以使该应变硅层厚度与重掺杂应变Si1-zGez层厚度相同，这样应变硅层厚度与重掺杂应变Si1-zGez层可以作为Si/SiGe异质结BiCMOS的双沟道(dual-channel)。
在以上所有材料层结构生长完毕之后，对整个器件表面进行多晶硅淀积并对多晶硅层进行重掺杂，然后进行台面刻蚀，以隔离发射区与基区、集电区的接触；并在发射区、基区和集电区刻蚀掉多余的多晶硅和绝缘介质，暴露出相对应的电极窗口，最后在电极窗口溅射金属，形成电极接触孔。
附图说明
为了使发明的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步的详细描述，其中：
图1为本申请公开的一种组合发射区全耗尽绝缘体上硅锗衬底的异质结双极晶体管结构示意图；
图2为本申请中组合发射区的异质结能带示意图；
图3为本申请中采用全耗尽弛豫Si1-xGex层超薄SGOI衬底的结构示意图；
图4为在衬底氧化绝缘层上生长集电区的剖面结构示意图；
图5为在集电区层之后形成亚集电区的剖面结构示意图；
图6为生长SiO2隔离层及基区多晶硅电极接触层的剖面结构示意图；
图7为生长本征应变Si1-yGey阻挡层后的剖面结构示意图；
图8为淀积多晶硅发射区之后的剖面结构示意图；
附图中：C为集电区的电极接触孔，B为基区的电极接触孔，E为发射区的电极接触孔，n表示磷离子轻掺杂，n+表示磷离子重掺杂，p+表示硼离子重掺杂，BOX表示二氧化硅绝缘层，(100)Si Substrate表示(100)晶面单晶硅衬底。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式加以必要的说明。由于该工艺过程使用了目前成熟的硅工艺，故未对各单项工艺逐一做十分详细的说明。
如图1所示，本申请公开了一种采用组合发射区的异质结双极晶体管，包括单晶硅衬底层100及设置在所述单晶硅衬底层100上的集电区及基区，还包括设置在所述单晶硅衬底层100上的组合发射区，所述组合发射区包括由下至上依次设置的重掺杂应变Si1-zGez层110、应变硅层111及多晶硅重掺杂发射极112，其中，z为大于0且小于1的自然数。
根据半导体物理理论，重掺杂应变Si1-zGez层110(z为Ge的摩尔组分)、应变硅层111及多晶硅重掺杂发射极112所形成的组合发射区的异质结能带图如图2所示。因为组合发射区中的应变硅层111杂质扩散浓度很高，因此可以假设双轴应力所导致的能带结构变化主要集中于价带，禁带宽度减小则意味着价带的带边向上移动，价带带边的改变量为电子和空穴的势垒高度之和。图中多晶硅重掺杂发射极112与应变硅层111之间由于存在着界面态，二者之间形成了一层极薄(通常为1-3nm，厚度取决于工艺条件)的界面“类氧化层114”(SiOr，这里的r为氧原子的摩尔比例)，该界面“类氧化层114”对于电子和空穴的势垒高度分别为ΔEC和ΔEV。对于不同的工艺，ΔEC和ΔEV通常不同，但是根据理论分析和实验验证，电子的势垒高度ΔEC一般很小，为几个毫电子伏(meV)，因此对于由组合发射区注入到基区的电子，其输运过程不受“类氧化层114”的影响，此时的组合发射区对于电子而言是“透明”的。但是ΔEV对于由基区向组合发射区注入的空穴则起到一个阻挡作用。因为组合发射区使用了类似“三明治”结构的材料层结构，相比于常规未应变的弛豫硅发射极层，在双轴张应力的作用下，位于中间的应变硅层111的禁带宽度Eg减小，使“类氧化层114”对空穴的势垒高度ΔEV增大，因此在“类氧化层114”与应变硅层111的界面处所积累的空穴浓度要高于常规未应变的弛豫硅发射极层界面所积累的空穴浓度，在相同层厚度的条件下，若使用本申请中的组合发射区的发射极层，那么在该层中少数载流子(空穴)的浓度梯度要小于使用常规未应变的弛豫硅发射极层的空穴浓度梯度，这样有利于减小由基区注入到发射区的空穴电流密度，进而提高器件的放大系数。
根据图2所示，对于组合发射区的发射极层，在小注入条件下，此时在“类氧化层114”与应变硅层111的界面处所积累的空穴浓度pn(W1+d)应有以下的比例关系：
若使用常规未应变的弛豫硅发射极层，则上式改写为：
根据PN结的结定律可知，组合发射区应变硅层111与重掺杂应变Si1-zGez层110界面处所积累的空穴浓度pn(W1+W2+d)近似写为：
同样，若使用常规未应变的弛豫硅发射极层，则上式改写为：
以上各式中，W1和W2分别为多晶硅发射极层与应变硅发射极层的厚度，d为“类氧化层114”的厚度，A为常数，其数值可以通过在多晶硅集电极内部求解连续性方程以及边界条件计算得到，ni,SSi、ni,Si以及ni,SiGe分别为组合发射区应变硅层111、常规未应变的弛豫硅发射极层和重掺杂应变Si1-zGez层110的本征载流子浓度，VBE为发射结的外加正向电压，ND,E为应变硅层111的N型施主杂质浓度，q为电子电量，k为玻尔兹曼常数，T为器件温度，ΔEg,SSi为应力所导致的禁带宽度变化量，亦即组合发射区应变硅层111与常规未应变的弛豫硅发射极层二者的禁带宽度之差。影响积累的空穴浓度的因素主要是ni,SSi与ΔEg,Ssi。比较以上公式可知，由于ni,SSi>ni,Si,加之ΔEg,Ssi的存在，使“类氧化层114”与应变硅层111的界面处所积累的空穴浓度大于“类氧化层114”与常规未应变的弛豫硅发射极层的界面处所积累的空穴浓度。同时注意到应变硅层111与重掺杂应变Si1-zGez层110界面处积累的空穴浓度也大于常规未应变的弛豫硅发射极层与应变SiGe层界面处积累的空穴浓度，但是ΔEg,Ssi所导致的“类氧化层114”与应变硅层111的界面处空穴浓度的增加量更大。此外，由于应变的存在，应变硅层111中空穴的迁移率增大，因此空穴的扩散长度增大。综合以上的分析可知，组合发射区中的应变硅层111可以有效的减小反向注入到组合发射区的空穴浓度，可以提高器件的放大系数。
对于组合发射区层结构中的重掺杂应变Si1-zGez层110，由于应变硅层111和应变Si1-zGez异质结的界面处的能带不连续，因此在界面处有空穴的复合。而且空穴在向发射区注入的过程中，将以热电子发射的形式通过界面处的能带断续，形成的电流密度Jth为：
应变硅层111和应变Si1-zGez异质结的界面处的空穴浓度pn(W1+W2+d)还可以表示为：
因此，应变硅层111和应变Si1-zGez异质结的界面处的复合速率S可写为：
其中，A*为理查德森常数，φp和ψp如图2中所标明，ψp为组合发射区内应变硅层中电子的准费米能级与空穴的准费米能级的差值，φp为组合发射区内应变硅层中空穴的准费米能级与价带顶的能量差值。Ei为本征费米能级，Efp为准费米能级，q、k和T的含义如前所述，Eg,SSi和Eg,SiGe分别表示应应变硅层111和重掺杂应变Si1-zGez层110的禁带宽度。观察上述公式可知，欲进一步减小注入到发射区的空穴浓度，则需增大pn(W1+W2+d)，减小S，可以通过减小重掺杂应变Si1-zGez层110的禁带宽度Eg,SiGe来实现。Ge组分越大，SiGe的禁带宽度就越小，因此这就需要增大重掺杂应变Si1-zGez层110的Ge组分z。
具体实施时，所述单晶硅衬底层100上设置有二氧化硅绝缘层101，所述集电区、所述基区及所述组合发射区设置在所述二氧化硅绝缘层101的上方。
SGOI是SOI工艺的特殊情况，二者最大的不同在于衬底，常规的SOI衬底在氧化层之上是体硅材料，而SGOI在氧化层之上采用的是弛豫的SiGe材料。并且SGOI绝缘和导热性比SOI绝缘更好，因此，在本发明中，利用绝缘体衬底可以起到减小寄生电容、增强绝缘等作用，并且，由于SiGe材料具有绝缘特性，使得SGOI结构兼有SOI技术、SiGe技术与应变Si技术的多重优越性，能够改善CMOS器件性能，对制造高性能、低功耗器件是非常理想的。
具体实施时，所述重掺杂应变Si1-zGez层110的厚度与应变硅层111的厚度相同。
可以使该应变硅层厚度与应变Si1-zGez层厚度相同，这样应应变硅层111和重掺杂应变Si1-zGez层110可以作为Si/SiGe异质结BiCMOS的双沟道(dual-channel)，从而实现本申请与异质结BiCMOS工艺集成的可能性。
具体实施时，Si1-xGex集电区层103设置在所述单晶硅衬底层100上，所述Si1-xGex集电区层103外侧设置有亚集电区层104，所述亚集电区层104外侧设置有浅沟槽隔离层102，所述亚集电区层104上端设置有电极接触孔113；本征应变Si1-yGey阻挡层107设置在所述Si1-xGex集电区层103上，Si1-yGey基区薄层108设置在所述本征应变Si1-yGey阻挡层107上，所述本征应变Si1-yGey阻挡层107及所述Si1-yGey基区薄层108的外侧设置有第一绝缘层105，所述本征应变Si1-yGey阻挡层107及所述Si1-yGey基区薄层108的外侧通过多晶硅层106与所述第一绝缘层105相连，所述多晶硅层106覆盖所述第一绝缘层105的上端，所述多晶硅层106的上端设置有电极接触孔113；所述Si1-yGey基区薄层108的上端面的中间区域由下至上依次设置有所述重掺杂应变Si1-zGez层110及所述应变硅层111，所述重掺杂应变Si1-zGez层110及所述应变硅层111的外侧为发射区绝缘层109，所述发射区绝缘层109及所述应变硅层111的上端设置有所述多晶硅重掺杂发射极112，所述多晶硅重掺杂发射极112的上端设置有电极接触孔113，其中x为大于0且小于1的自然数，y为大于0且小于1的自然数。
本发明中采用超薄全耗尽的弛豫Si1-xGex作为衬底，其优点在于器件的电学隔离性能较高，抗闩锁效应，可以有效减小衬底电容，主要的优点是完全与SOI CMOS工艺相兼容。此外，本发明将SGOI结构与SiGe HBT两者相结合产生的SGOI异质结双极晶体管，可以有效提高HBT器件的性能，使其达到更高的速度及更高的工作频率。
具体实施时，当衬底偏压VS＝0时，所述Si1-xGex集电区层103的厚度
其中，εSiGe为所述Si1-xGex集电区层103的介电常数，Vbi为所述基区和所述集电区所组成的PN结的内建电势，VB为基极电压，VC为集电极电压，NC为所述集电区的掺杂浓度，q为电子电量，d1为集电结的耗尽宽度。
图3为本发明中采用全耗尽弛豫Si1-xGex层超薄SGOI衬底的结构示意图，可以将该衬底视为一个4端口结构，在实际的器件设计中，Si1-xGex集电区层103的厚度对集电结的雪崩击穿电压的值也有影响，如果集电结的耗尽宽度d1大于Si1-xGex集电区层103的厚度WSiGe，那么此时集电结的最大电场强度增大，雪崩击穿电压会相应减小，与体硅衬底相比，最大电场的数值增大了ΔEmax：
所以，在d1>WSiGe的条件下，如果同时考虑器件的击穿特性，须适当减小ΔEmax，则可根据上式根据实际需要合理地折中设计Si1-xGex集电区层103的厚度WSiGe的值。
具体实施时，当衬底偏压VS≠0时，所述Si1-xGex集电区层103的厚度
其中，εSiGe为所述Si1-xGex集电区层103的介电常数，Vbi为所述基区和所述集电区所组成的PN结的内建电势，VB为基极电压，VC为集电极电压，NC为所述集电区的掺杂浓度，q为电子电量，Cox＝εOX/WOX，Cox表示所述单晶硅衬底层100的层电容，εOX为衬底氧化层的介电常数，CS＝εSiGe/WSiGe，CS表示所述Si1- xGex集电区层103的层电容，φMS表示所述单晶硅衬底层100与所述Si1-xGex集电区层103二者的功函数差。
当施加一定的衬底偏压VS时，此时的SGOI衬底结构可以等效为一个PN结与MOS电容串联的结构，此时Si1-xGex集电区层103包含了集电结的耗尽区宽度和MOS电容的耗尽宽度，为了保证Si1-xGex集电区层103完全耗尽，需满足
d1+d2＝WSiGe，
d2表示MOS电容的耗尽宽度。刚发生全耗尽时，此时包含Si1-xGex集电区层103厚度的方程为：
具体实施时，所述Si1-yGey基区薄层108的厚度在10至30nm之间。
为保证应变不发生弛豫，所述Si1-yGey基区薄层108的厚度一般控制在10至30nm。
具体实施时，z≥y＞x。
为了保证Si1-yGey基区薄层108处于压缩应变，需要Si1-yGey基区薄层108的晶格常数大于Si1-xGex集电区层103的晶格常数，根据晶格常数的组分关系，Ge组分越大，则晶格常数越大，因此基区需要满足y>x。
同样，为保证组合发射区中的重掺杂应变Si1-zGez层110处于压缩应变，需要重掺杂应变Si1-zGez层110的晶格常数也大于Si1-xGex集电区层103的晶格常数，因此需要满足z>x。
既然Si1-yGey基区薄层108和重掺杂应变Si1-zGez层110都为压缩应变，因此两层之中的Ge组分可以相等，即z＝y。考虑到BICMOS集成的因素，可以将重掺杂应变Si1-zGez层110设置为PMOSFET的空穴沟道，为了提高PMOSFET的性能，沟道中的压缩应变应适当增大，因此可以设定z>y。
综上所述，z≥y＞x。
一种采用组合发射区的异质结双极晶体管的制造方法，本方法用于制造上述的采用组合发射区的异质结双极晶体管，包括如下步骤：
在所述单晶硅衬底层100上生长所述集电区；
在所述集电区上生长所述基区；
在所述基区上由下至上依次生长所述重掺杂应变Si1-zGez层110、所述应变硅层111及所述多晶硅重掺杂发射极112，构成所述组合发射区。
具体实施时，在所述单晶硅衬底层100上生长所述集电区之前，在所述单晶硅衬底层100上生长所述二氧化硅绝缘层101，在所述二氧化硅绝缘层101上生长所述集电区。
在本申请中，由重掺杂应变Si1-zGez层110、应变硅层111及多晶硅重掺杂发射极112构成组合发射区。具体而言，首先在单晶硅衬底层100上生长一层二氧化硅绝缘层101，在二氧化硅绝缘层101之上生长Si1-xGex集电区层103作为集电区，其中SiGe材料中的Ge组分x的值可任意调节(x的值一般在15％～20％)，该层的厚度可以根据全耗尽的要求以及不同衬底偏压的条件下进行详细计算，本发明给出了具体的计算公式；在集电区的左右两侧为重掺杂的亚集电区层104，左右两个亚集电区层104之间的Si1-xGex集电区层103为轻掺杂；为了抑制基区中掺杂原子向发射区以及集电区扩散所带来的负面效果，需要先在集电区之上选择性外延生长一层未掺杂的本征应变Si1-yGey阻挡层107(厚度控制在2～5nm)；在该阻挡层之上选择性外延生长Si1-yGey基区薄层108(为保证应变不发生弛豫，层厚度一般控制在10～30nm)，该层为重掺杂，Ge组分均匀分布，组分含量y应大于集电区Ge组分x；在Si1-yGey基区薄层108之上继续生长组合发射区的重掺杂应变Si1-zGez层110，同时该层也阻挡了基区杂质向发射区扩散，在该层会发生杂质补偿效应，因此重掺杂应变Si1-zGez层110的厚度应大于集电区之上的本征应变Si1-yGey阻挡层107厚度，从而保证重掺杂应变Si1-zGez层110有较高的净掺杂浓度并且不会发生反型；继续在重掺杂应变Si1-zGez层110之上生长应变硅层111作为组合发射区的中间层，该层受到双轴张应变，且Ge组分z满足：z≥y＞x。同时考虑到与异质结BiCMOS工艺集成的可能性，可以使该应变硅层111厚度与重掺杂应变Si1-zGez层110厚度相同，这样应变硅层111厚度与重掺杂应变Si1-zGez层110可以作为Si/SiGe异质结BiCMOS的双沟道(dual-channel)。
在以上所有材料层结构生长完毕之后，对整个器件表面进行多晶硅淀积并对多晶硅层进行重掺杂，然后进行台面刻蚀，以隔离发射区与基区、集电区的接触；并在发射区、基区和集电区刻蚀掉多余的多晶硅和绝缘介质，暴露出相对应的电极窗口，最后在电极窗口溅射金属，形成电极接触孔。
如图图1、4至图8，为本申请公开的一种组合发射区全耗尽绝缘体上硅锗衬底的异质结双极晶体管的制备方法的示例：
选取(100)晶面单晶硅掺杂浓度为1×1015cm-3，厚度1000nm的P型硅作为单晶硅衬底层100。
在单晶硅衬底层100上生长200nm的二氧化硅绝缘层101。
在二氧化硅绝缘层101上生长局部的氧化层作为浅沟槽隔离层102。
在浅沟槽隔离层102的中间区域选择性外延生长一层弛豫Si1-xGex材料作为Si1- xGex集电区层103，如图4所示。其中SiGe材料中的Ge组分x一般为均匀分布，通常设定为0.15，对Si1-xGex集电区层103进行磷离子注入掺杂，磷掺杂浓度为5×1017cm-3，Si1-xGex集电区层103的生长厚度根据全耗尽的要求以及不同衬底偏压的实际情况进行计算。
根据设计好的集电极接触孔几何形状，在Si1-xGex集电区层103左右两侧紧邻浅沟槽隔离层102的位置进行磷离子注入掺杂形成亚集电区层104，磷掺杂浓度为5×1018cm-3，如图5所示。
浅沟槽隔离层102、Si1-xGex集电区层103以及亚集电区层104的厚度相同，在浅沟槽隔离层102、Si1-xGex集电区层103以及亚集电区层104上生长一层第一绝缘层105(可以为SiO2或者其他的氮化物，如Si3N4等)，之后在Si1-xGex集电区层103上刻蚀集电结有源区域。
在第一绝缘层105上的表面淀积一层原位掺杂(in-situ)硼原子的P型多晶硅层106，在Si1-xGex集电区层103的上方有源区域内刻蚀掉一部分多晶硅，并保留与第一绝缘层105横向接触所形成的多晶硅“侧墙”，多晶硅“侧墙”作为后续基区的电极接触，如图6所示。
如图7所示，在Si1-xGex集电区层103以及两侧多晶硅“侧墙”所围成的“凹”型区域内，继续淀积生长一层厚度为5nm的本征应变Si1-yGey阻挡层107，之后在本征应变Si1-yGey阻挡层107上生长20nm的Si1-yGey基区薄层108，该层为原位硼离子重掺杂，掺杂浓度1×1018cm-3，Ge组分均匀分布，y>x，组分含量y的典型值为0.3。
在多晶硅层106和Si1-yGey基区薄层108的表面生长发射区绝缘层109，以隔离发射极和基极的电极区域，在Si1-yGey基区薄层108的上方有源区域内刻蚀掉一部分绝缘介质层，并保留与多晶硅层106横向接触所形成的SiO2绝缘层“侧墙”，绝缘层“侧墙”的作用是隔离发射级有源区与基区多晶硅电极106的接触。
同样，如图8所示，在Si1-yGey基区薄层108以及两侧SiO2绝缘层“侧墙”所围成的“凹”型区域内，继续淀积生长一层厚度为30nm的重掺杂应变Si1-zGez层110作为组合发射区的一部分，重掺杂应变Si1-zGez层110层使用磷原位掺杂，掺杂浓度为3×1018cm-3。从提高器件放大系数和避免应力弛豫的角度，Ge组分z一般应满足：y≤z≤0.5。
之后在重掺杂应变Si1-zGez层110上继续选择性生长30nm的应变硅层111，该层依然为原位磷离子重掺杂，掺杂浓度1×1018cm-3，厚度可设定为20nm。
如图1所示，继续在发射区绝缘层109和应变硅层111的表面上生长一层200nm的多晶硅重掺杂发射极112，离子注入的杂质为磷，掺杂浓度1×1019cm-3。
对整个器件进行进行台面刻蚀，以隔离发射区与基区、集电区的接触；并在发射区、基区和集电区刻蚀掉多余的多晶硅和绝缘介质，暴露出相对应的电极窗口，最后在电极窗口选择性淀积金属，金属可以选择硅钴合金(CoSi)形成各个电极接触孔113。
至此器件制作完成。
Claims (9)
1.一种采用组合发射区的异质结双极晶体管，包括单晶硅衬底层(100)及设置在所述单晶硅衬底层(100)上的集电区及基区，其特征在于，还包括设置在所述单晶硅衬底层(100)上的组合发射区，所述组合发射区包括由下至上依次设置的重掺杂应变Si1-zGez层(110)、应变硅层(111)及多晶硅重掺杂发射极(112)，其中，z为大于0且小于1的自然数，所述单晶硅衬底层(100)上设置有二氧化硅绝缘层(101)，所述集电区、所述基区及所述组合发射区设置在所述二氧化硅绝缘层(101)的上方。
2.如权利要求1所述的采用组合发射区的异质结双极晶体管，其特征在于，所述重掺杂应变Si1-zGez层(110)的厚度与应变硅层(111)的厚度相同。
3.如权利要求1所述的采用组合发射区的异质结双极晶体管，其特征在于，Si1-xGex集电区层(103)设置在所述单晶硅衬底层(100)上，所述Si1-xGex集电区层(103)外侧设置有亚集电区层(104)，所述亚集电区层(104)外侧设置有浅沟槽隔离层(102)，所述亚集电区层(104)上端设置有电极接触孔(113)；本征应变Si1-yGey阻挡层(107)设置在所述Si1-xGex集电区层(103)上，Si1-yGey基区薄层(108)设置在所述本征应变Si1-yGey阻挡层(107)上，所述本征应变Si1-yGey阻挡层(107)及所述Si1-yGey基区薄层(108)的外侧设置有第一绝缘层(105)，所述本征应变Si1-yGey阻挡层(107)及所述Si1-yGey基区薄层(108)的外侧通过多晶硅层(106)与所述第一绝缘层(105)相连，所述多晶硅层(106)覆盖所述第一绝缘层(105)的上端，所述多晶硅层(106)的上端设置有电极接触孔(113)；所述Si1-yGey基区薄层(108)的上端面的中间区域由下至上依次设置有所述重掺杂应变Si1-zGez层(110)及所述应变硅层(111)，所述重掺杂应变Si1-zGez层(110)及所述应变硅层(111)的外侧为发射区绝缘层(109)，所述发射区绝缘层(109)及所述应变硅层(111)的上端设置有所述多晶硅重掺杂发射极(112)，所述多晶硅重掺杂发射极(112)的上端设置有电极接触孔(113)，其中x为大于0且小于1的自然数，y为大于0且小于1的自然数。
4.如权利要求3所述的采用组合发射区的异质结双极晶体管，其特征在于，当衬底偏压VS＝0时，所述Si1-xGex集电区层(103)的厚度
其中，εSiGe为所述Si1-xGex集电区层(103)的介电常数，Vbi为所述基区和所述集电区所组成的PN结的内建电势，VB为基极电压，VC为集电极电压，NC为所述集电区的掺杂浓度，q为电子电量，d1为集电结的耗尽宽度。
5.如权利要求3所述的采用组合发射区的异质结双极晶体管，其特征在于，当衬底偏压VS≠0时，所述Si1-xGex集电区层(103)的厚度
其中，εSiGe为所述Si1-xGex集电区层(103)的介电常数，Vbi为所述基区和所述集电区所组成的PN结的内建电势，VB为基极电压，VC为集电极电压，NC为所述集电区的掺杂浓度，q为电子电量，Cox＝εOX/WOX，Cox表示所述单晶硅衬底层(100)的层电容，εOX为衬底氧化层的介电常数，CS＝εSiGe/WSiGe，CS表示所述Si1-xGex集电区层(103)的层电容，φMS表示所述单晶硅衬底层(100)与所述Si1-xGex集电区层(103)二者的功函数差。
6.如权利要求3所述的采用组合发射区的异质结双极晶体管，其特征在于，所述Si1-yGey基区薄层(108)的厚度在10至30nm之间。
7.如权利要求3所述的采用组合发射区的异质结双极晶体管，其特征在于，z≥y＞x。
8.一种采用组合发射区的异质结双极晶体管的制造方法，其特征在于，本方法用于制造如权利要求1-7任一项所述的采用组合发射区的异质结双极晶体管，包括如下步骤：
在所述单晶硅衬底层(100)上生长所述集电区；
在所述集电区上生长所述基区；
在所述基区上由下至上依次生长所述重掺杂应变Si1-zGez层(110)、所述应变硅层(111)及所述多晶硅重掺杂发射极(112)，构成所述组合发射区。
9.如权利要求8所述的采用组合发射区的异质结双极晶体管的制造方法，其特征在于，在所述单晶硅衬底层(100)上生长所述集电区之前，在所述单晶硅衬底层(100)上生长所述二氧化硅绝缘层(101)，在所述二氧化硅绝缘层(101)上生长所述集电区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810053672.7A CN108258032B (zh) | 2018-01-19 | 2018-01-19 | 一种采用组合发射区的异质结双极晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810053672.7A CN108258032B (zh) | 2018-01-19 | 2018-01-19 | 一种采用组合发射区的异质结双极晶体管及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108258032A CN108258032A (zh) | 2018-07-06 |
| CN108258032B true CN108258032B (zh) | 2021-04-20 |
Family
ID=62741832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810053672.7A Active CN108258032B (zh) | 2018-01-19 | 2018-01-19 | 一种采用组合发射区的异质结双极晶体管及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108258032B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114526893B (zh) * | 2022-02-18 | 2024-05-28 | 重庆邮电大学 | 一种测量激光晶体受激发射截面的方法及装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8708926D0 (en) * | 1987-04-14 | 1987-05-20 | British Telecomm | Bipolar transistor |
| US5714777A (en) * | 1997-02-19 | 1998-02-03 | International Business Machines Corporation | Si/SiGe vertical junction field effect transistor |
| CN102916015B (zh) * | 2012-07-16 | 2014-12-31 | 西安电子科技大学 | 一种基于SOI SiGe HBT的应变Si BiCMOS集成器件及制备方法 |
| CN103943670B (zh) * | 2014-04-12 | 2016-10-05 | 北京工业大学 | 超结集电区应变硅异质结双极晶体管 |
| CN107046058A (zh) * | 2017-04-13 | 2017-08-15 | 中国电子科技集团公司第二十四研究所 | 一种具有应变Si组合发射区的异质结双极晶体管及其制备方法 |
-
2018
- 2018-01-19 CN CN201810053672.7A patent/CN108258032B/zh active Active
Non-Patent Citations (1)
| Title |
|---|
| 一种SiGe BiCMOS 3级级联60GHz LNA;王巍 等;《微电子学》;20170420;全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108258032A (zh) | 2018-07-06 |
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