JPS62202564A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPS62202564A JPS62202564A JP4411886A JP4411886A JPS62202564A JP S62202564 A JPS62202564 A JP S62202564A JP 4411886 A JP4411886 A JP 4411886A JP 4411886 A JP4411886 A JP 4411886A JP S62202564 A JPS62202564 A JP S62202564A
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- gate
- gate electrode
- gallium arsenide
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
２次元電子ガス（以下２ＤＥＧと略記する）供給層上の
キャップ層とゲート電極の接触面積を再現性よく減らし
て、ソース抵抗Ｒｓを増大させることなく、ゲート容Ｉ
ＣＩを低下させ、かつゲート耐圧を向上する。
キャップ層とゲート電極の接触面積を再現性よく減らし
て、ソース抵抗Ｒｓを増大させることなく、ゲート容Ｉ
ＣＩを低下させ、かつゲート耐圧を向上する。
本発明はゲート電極とキャップ層との接触面積を減らし
たリセス構造のへテロ接合電界効果トランジスタ（ＦＥ
Ｔ）に関する。
たリセス構造のへテロ接合電界効果トランジスタ（ＦＥ
Ｔ）に関する。
ヘテロ接合ＦＥＴは、ヘテロ接合界面に生ずる高移動度
２０ＥＧをキャリアとして利用した高速素子である。
２０ＥＧをキャリアとして利用した高速素子である。
ヘテロ接合ＦＥＴにおいては、そのしきい値電圧Ｖいを
キャップ層のリセスエッチングの深さにより決定するリ
セス構造のものが用いられる場合が多い。
キャップ層のリセスエッチングの深さにより決定するリ
セス構造のものが用いられる場合が多い。
リセス構造においては、キャップ層の側壁とゲート電極
が接触すると、ゲート容量が増加し、がつデー１−耐圧
が低下するため、ゲート回りのキャップ層を厚さ方向に
一部除去する構造のものが提案されているが、除去の再
現性が困難である。
が接触すると、ゲート容量が増加し、がつデー１−耐圧
が低下するため、ゲート回りのキャップ層を厚さ方向に
一部除去する構造のものが提案されているが、除去の再
現性が困難である。
第３図は従来例のへテロ接合ＦＢＴの断面図である。
図において、ｌは半絶縁性ガリウム砒素（ＳＩ−ＧａＡ
ｓ）基板で、この上に ２ＤＥＣ発生層として真性ガリウム砒素（ｉ−ＧａＡｓ
）層２． ２０ＥＧ供給層としてｎ型アルミニウムガリウム砒素（
ｎ−八１ＧａＡｓ）Ｆ ３ 、 キャンプ層としてｎ型ガリウム砒素（ｎ−ＧａＡｓ）層
を順次成長し、 ゲート形成部の１−ＧａＡｓ Ｎ４を除去（リセスエッ
チング）して、アルミニウム（ＡＩ）よりなるゲート電
極７を形成する。
ｓ）基板で、この上に ２ＤＥＣ発生層として真性ガリウム砒素（ｉ−ＧａＡｓ
）層２． ２０ＥＧ供給層としてｎ型アルミニウムガリウム砒素（
ｎ−八１ＧａＡｓ）Ｆ ３ 、 キャンプ層としてｎ型ガリウム砒素（ｎ−ＧａＡｓ）層
を順次成長し、 ゲート形成部の１−ＧａＡｓ Ｎ４を除去（リセスエッ
チング）して、アルミニウム（ＡＩ）よりなるゲート電
極７を形成する。
リセスエッチングは、ＣＣＣ１２Ｆを工・７チヤントと
する異方性リアクティブイオンエツチング（ＲＩＥ）に
より行う。
する異方性リアクティブイオンエツチング（ＲＩＥ）に
より行う。
ゲート電極７の形成前に、金ゲルマニウム／金（ＡｕＧ
ｅ／Ａｕ）よりなるオーミック（ソース、ドレイン）電
極８．９を１−ＧａＡｓ層２に届くように形成する。
ｅ／Ａｕ）よりなるオーミック（ソース、ドレイン）電
極８．９を１−ＧａＡｓ層２に届くように形成する。
この構造のＦＥＴにおいてはゲート電極７の側壁は、キ
ャップ層のｎ−ＧａＡｓ層４の側壁と接触し、この接触
面に寄生ゲート容１ｃ、’を発生し、かつゲート耐圧が
低下する。
ャップ層のｎ−ＧａＡｓ層４の側壁と接触し、この接触
面に寄生ゲート容１ｃ、’を発生し、かつゲート耐圧が
低下する。
第４図は従来例の改良されたヘテロ接合ＰＥＴの断面図
である。
である。
この場合は、リセスエッチングのＲＩＨに先立って肝を
エッチャントとする等方性エツチングによってキャップ
層のｎ−ＧａＡｓ ｑｌ ４をサイドエツチングし、ゲ
ート電極７の側壁とキャンプ層のｎ−ＧａＡｓ層２４の
側壁との接触面積を小さくしている。
エッチャントとする等方性エツチングによってキャップ
層のｎ−ＧａＡｓ ｑｌ ４をサイドエツチングし、ゲ
ート電極７の側壁とキャンプ層のｎ−ＧａＡｓ層２４の
側壁との接触面積を小さくしている。
しかしながら、この場合選択性をもたないウェットエツ
チングを行うため、プロセスの再現性に問題があり、エ
ツチングの深さが大きすぎればソース抵抗Ｒｓの増加を
招くだけでなく、しきい値電圧が制御できない。また、
エツチングの深さが小さすぎればゲート容’ｉｔ Ｃ９
の増加を招くことになる。
チングを行うため、プロセスの再現性に問題があり、エ
ツチングの深さが大きすぎればソース抵抗Ｒｓの増加を
招くだけでなく、しきい値電圧が制御できない。また、
エツチングの深さが小さすぎればゲート容’ｉｔ Ｃ９
の増加を招くことになる。
キャンプ層のゲート周辺をサイドエツチングした従来の
へテロ接合ＦＥＴにおいては、リセスエッチングの再現
性に問題があり、特性の劣化を起こしやすい。
へテロ接合ＦＥＴにおいては、リセスエッチングの再現
性に問題があり、特性の劣化を起こしやすい。
上記問題点の解決は、半絶縁性ガリウム砒素基板（１１
上に、２ＤＥＣ発生層として真性ガリウム砒素層（２）
、２ＤＥＧ供給層として第１のｎ型アルミニウムガリウ
ム砒素層（３）、第１のキャップ層として第１のｎ型ガ
リウム砒素層（４）、エツチング阻止層として第２のｎ
型アルミニウムガリウム砒素層（５）、第２のキャップ
層として第２のｎ型ガリウム砒素層（６）を順次成長し
、等方性エツチングを用いてゲート形成領域の該第２の
ｎ型ガリウム砒素層（６）をゲート形成領域より広く除
去した後、 基板に垂直な方向に優勢な異方性エツチン
グを用いてゲート形成領域の該第２のｎ型アルミニウム
ガリウム砒素層（５）および該第１のｎ型ガリウム砒素
層（４）を除去し、露出した該第１のｎ型アルミニウム
ガリウム砒素層（３）上にゲート電極（７）を形成し、
該ゲート電極（７）の両側に該ゲート電極（７）より離
れてオーミック電極（８）、（９）を該真性ガリウム砒
素層（２）に届くように形成してなる本発明によるヘテ
ロ接合電界効果トランジスタにより達成される。
上に、２ＤＥＣ発生層として真性ガリウム砒素層（２）
、２ＤＥＧ供給層として第１のｎ型アルミニウムガリウ
ム砒素層（３）、第１のキャップ層として第１のｎ型ガ
リウム砒素層（４）、エツチング阻止層として第２のｎ
型アルミニウムガリウム砒素層（５）、第２のキャップ
層として第２のｎ型ガリウム砒素層（６）を順次成長し
、等方性エツチングを用いてゲート形成領域の該第２の
ｎ型ガリウム砒素層（６）をゲート形成領域より広く除
去した後、 基板に垂直な方向に優勢な異方性エツチン
グを用いてゲート形成領域の該第２のｎ型アルミニウム
ガリウム砒素層（５）および該第１のｎ型ガリウム砒素
層（４）を除去し、露出した該第１のｎ型アルミニウム
ガリウム砒素層（３）上にゲート電極（７）を形成し、
該ゲート電極（７）の両側に該ゲート電極（７）より離
れてオーミック電極（８）、（９）を該真性ガリウム砒
素層（２）に届くように形成してなる本発明によるヘテ
ロ接合電界効果トランジスタにより達成される。
本発明はソース抵抗Ｒｓと寄生ゲート容量Ｃｇ′がとも
に小さいヘテロ接合ＦＥＴを得るために、キャップ層の
ｎ−ＧａＡｓ ＮＯ中にエツチング阻止層としてｎ−Ａ
ｌＧａＡｓ層を設けた３層構造のキャップ層を用いて、
ゲート形成部のリセスエッチングの際に、まずこのｎ−
ＡｌＧａＡｓ層までｎ−ＧａＡｓの等方性選択エツチン
グを行い、続いて２ＤＥＣ供給層のｎ−ＡｌＧａＡｓ
Ｎまで異方性選択エツチングを行って、プロセスの再現
性を向上できる層構造を提起したものである。
に小さいヘテロ接合ＦＥＴを得るために、キャップ層の
ｎ−ＧａＡｓ ＮＯ中にエツチング阻止層としてｎ−Ａ
ｌＧａＡｓ層を設けた３層構造のキャップ層を用いて、
ゲート形成部のリセスエッチングの際に、まずこのｎ−
ＡｌＧａＡｓ層までｎ−ＧａＡｓの等方性選択エツチン
グを行い、続いて２ＤＥＣ供給層のｎ−ＡｌＧａＡｓ
Ｎまで異方性選択エツチングを行って、プロセスの再現
性を向上できる層構造を提起したものである。
第１図は本発明のへテロ接合ＦＥＴの断面図である。
図において、１は５Ｉ−ＧａＡｓ基板で、この上に２Ｄ
ＥＣ発生層として厚さ１０００人の１−ＧａＡｓ層２．
２０ＥＧ供給層として厚さ４００人のｎ−＾ｌＧａＡｓ
層３、第１のキャップ層として厚さ１５０人の第１のｎ
−ＧａＡｓ 層 ４、 エツチング阻止層として厚さ５０人の第２のｎ−ＡｌＧ
ａＡｓ層５、 第２のキャップ層として厚さ３００人の第２のｎ−Ｇａ
Ａｓ 層 ６ を順次成長する。
ＥＣ発生層として厚さ１０００人の１−ＧａＡｓ層２．
２０ＥＧ供給層として厚さ４００人のｎ−＾ｌＧａＡｓ
層３、第１のキャップ層として厚さ１５０人の第１のｎ
−ＧａＡｓ 層 ４、 エツチング阻止層として厚さ５０人の第２のｎ−ＡｌＧ
ａＡｓ層５、 第２のキャップ層として厚さ３００人の第２のｎ−Ｇａ
Ａｓ 層 ６ を順次成長する。
ｎ型層は珪素（Ｓｉ）をドープして形成し、この層のキ
ャリア濃度はいずれもＩ Ｘ １０” ｃｍ−３である
。
ャリア濃度はいずれもＩ Ｘ １０” ｃｍ−３である
。
つぎに、ゲート形成部のｎ−ＧａＡＳ層６とｎ−ＡｌＧ
ａＡｓ層５とｎ−ＧａＡｓ層４を除去して、ＡＩよりな
るデー１−ｉ４極７を形成する。
ａＡｓ層５とｎ−ＧａＡｓ層４を除去して、ＡＩよりな
るデー１−ｉ４極７を形成する。
この場合、ｎ−ＧａＡｓ層６はゲート電極に接触しない
ようにサイドエツチングがされている。
ようにサイドエツチングがされている。
ゲート電極７の形成前に、ＡｕＧｅ／Ａｕよりなるオー
ミック電極８．９を１−ＧａＡｓ層２に届くように形成
する。
ミック電極８．９を１−ＧａＡｓ層２に届くように形成
する。
この構造においては、２ＤＥＣ供給層であるｎ−ＡｌＧ
ａＡｓ層３上のｎ−ＧａＡｓ Ｆ ４゜およびｎ−へ１
ＧａＡｓ層５の厚さは１５０および５０人で、この膜厚
によって２ＤＥＣは十分な電子密度をもつため、ソース
抵抗Ｒ８が増大することはない。かつゲート電極の側壁
に接触する厚さは２００人で寄生ゲート容量Ｃ，ｌは小
さい。
ａＡｓ層３上のｎ−ＧａＡｓ Ｆ ４゜およびｎ−へ１
ＧａＡｓ層５の厚さは１５０および５０人で、この膜厚
によって２ＤＥＣは十分な電子密度をもつため、ソース
抵抗Ｒ８が増大することはない。かつゲート電極の側壁
に接触する厚さは２００人で寄生ゲート容量Ｃ，ｌは小
さい。
つぎに、この構造のＦＥＴの工程の概略を説明する。
第２図はＴ１）〜（３）は本発明のへテロ接合ＦＥＴの
製造工程を説明する断面図である。
製造工程を説明する断面図である。
第２図は＋１１において、分子線エピタキシャル成長（
ＭＢＥ）法等による第１図と同じ層構造の表面にＡｕＧ
ｅ／Ａｕ （２００／ ２８００人）のオーミック電極
８．９を蒸着し、合金化する。
ＭＢＥ）法等による第１図と同じ層構造の表面にＡｕＧ
ｅ／Ａｕ （２００／ ２８００人）のオーミック電極
８．９を蒸着し、合金化する。
つぎに、フォトレジスト１１を塗布し、ゲート形成領域
を開口し、ＩＩ□０□とＮＨ，ＯＨをエッチャントとす
るウェットエツチング法により、ｎ−ＡｌＧａＡｓ層５
に対してｎ−ＧａＡｓ Ｗｆ） ６を選択して等方性エ
ツチングを行う。
を開口し、ＩＩ□０□とＮＨ，ＯＨをエッチャントとす
るウェットエツチング法により、ｎ−ＡｌＧａＡｓ層５
に対してｎ−ＧａＡｓ Ｗｆ） ６を選択して等方性エ
ツチングを行う。
この等方性エツチングは圧力３０ ＰａでＣＣ１２ＦＺ
をエッチャントとするＲＩＥによってもよい。
をエッチャントとするＲＩＥによってもよい。
これらの等方性エツチングはエツチング阻止層のｎ−Ａ
ｌＧａＡｓ層５により深さ方向へのエツチングの進行が
妨げられるため、オーバーエツチングにより、ソース抵
抗Ｒ８が増加してしまうことはない。
ｌＧａＡｓ層５により深さ方向へのエツチングの進行が
妨げられるため、オーバーエツチングにより、ソース抵
抗Ｒ８が増加してしまうことはない。
第２図（２）において、圧力２ Ｐａでｃｃｔｚｐｚを
エッチャントとする旧Ｅによりｎ−ＡｌＧａＡｓ 層５
とｎ−ＧａＡｓ層４に、基板に対し垂直方向に優勢な異
方性エツチングを行い、ｎ−ＡｌＧａＡｓ層３を露出さ
せる。
エッチャントとする旧Ｅによりｎ−ＡｌＧａＡｓ 層５
とｎ−ＧａＡｓ層４に、基板に対し垂直方向に優勢な異
方性エツチングを行い、ｎ−ＡｌＧａＡｓ層３を露出さ
せる。
第２図（３）において、ＡＩを厚さ４０００人に蒸着し
、ゲート電極７を形成し、ゲート電極７以外のＡ１層は
フォトレジスト１１とともにリフトオフして除去する。
、ゲート電極７を形成し、ゲート電極７以外のＡ１層は
フォトレジスト１１とともにリフトオフして除去する。
以上詳細に説明したように本発明によるキャップ層のゲ
ート周辺をサイドエツチングしたヘテロ接合ＦＥＴにお
いては、リセスエッチングの再現性がよく、ソース抵抗
Ｒ８を増大させないで、寄生ゲート容ｉｉｃｇ’を低減
し、ゲート耐圧を向上する。
ート周辺をサイドエツチングしたヘテロ接合ＦＥＴにお
いては、リセスエッチングの再現性がよく、ソース抵抗
Ｒ８を増大させないで、寄生ゲート容ｉｉｃｇ’を低減
し、ゲート耐圧を向上する。
第１図は本発明のへテロ接合ＦＥＴの断面図、第２図は
（１１〜（３）は本発明のへテロ接合ＦＥＴの製造工程
を説明する断面図、 第３図は従来例のへテロ接合ＦＥＴの断面図、第４図は
従来例の改良されたヘテロ接合ＦＥＴの断面図である。 図において、 ｌは５Ｉ−ＧａＡｓ基板、 ２は２０ＥＧ発生層で１−ＧａＡｓ層、３は２０ＥＧ供
給層でｎ−ＡｌＧａＡｓ層、４は第１のキャップ層で第
１のｎ−ＧａＡｓ層、５はエツチング阻止層で第２のｎ
−ＡｌＧａＡｓ Ｎ、６は第２のキャップ層で第２のｎ
−ＧａＡｓ層、７は八ｌよりなるゲート電極、 ８．９はＡｕＧｅ／Ａｕよりなるオーミック電極である
。 特許出願人 工業技術院長 等等力 達々 不発明のＦ−ＥＴの断面図 草７１１ 従来伊１の＃面２ 革３図 改良ざ叔た従来例の＃ω図 革４図
（１１〜（３）は本発明のへテロ接合ＦＥＴの製造工程
を説明する断面図、 第３図は従来例のへテロ接合ＦＥＴの断面図、第４図は
従来例の改良されたヘテロ接合ＦＥＴの断面図である。 図において、 ｌは５Ｉ−ＧａＡｓ基板、 ２は２０ＥＧ発生層で１−ＧａＡｓ層、３は２０ＥＧ供
給層でｎ−ＡｌＧａＡｓ層、４は第１のキャップ層で第
１のｎ−ＧａＡｓ層、５はエツチング阻止層で第２のｎ
−ＡｌＧａＡｓ Ｎ、６は第２のキャップ層で第２のｎ
−ＧａＡｓ層、７は八ｌよりなるゲート電極、 ８．９はＡｕＧｅ／Ａｕよりなるオーミック電極である
。 特許出願人 工業技術院長 等等力 達々 不発明のＦ−ＥＴの断面図 草７１１ 従来伊１の＃面２ 革３図 改良ざ叔た従来例の＃ω図 革４図
Claims (1)
- 【特許請求の範囲】 半絶縁性ガリウム砒素基板（１）上に、真性ガリウム砒
素層（２）、第１のｎ型アルミニウムガリウム砒素層（
３）、第１のｎ型ガリウム砒素層（４）、第２のｎ型ア
ルミニウムガリウム砒素層（５）、第２のｎ型ガリウム
砒素層（６）を順次成長し、 ゲート形成領域の該第２のｎ型ガリウム砒素層（６）を
ゲート形成領域より広く除去した後、ゲート形成領域の
該第２のｎ型アルミニウムガリウム砒素層（５）および
該第１のｎ型ガリウム砒素層（４）を除去し、 露出した該第１のｎ型アルミニウムガリウム砒素層（３
）上にゲート電極（７）を形成し、該ゲート電極（７）
の両側に該ゲート電極（７）より離れてオーミック電極
（８）、（９）を該真性ガリウム砒素層（２）に届くよ
うに形成してなる ことを特徴とするヘテロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4411886A JPS62202564A (ja) | 1986-03-03 | 1986-03-03 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4411886A JPS62202564A (ja) | 1986-03-03 | 1986-03-03 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202564A true JPS62202564A (ja) | 1987-09-07 |
| JPH0260219B2 JPH0260219B2 (ja) | 1990-12-14 |
Family
ID=12682688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4411886A Granted JPS62202564A (ja) | 1986-03-03 | 1986-03-03 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202564A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152674A (ja) * | 1987-12-09 | 1989-06-15 | Fujitsu Ltd | ヘテロ接合電界効果トランジスタ |
| JPH0316228A (ja) * | 1989-06-14 | 1991-01-24 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
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| Publication number | Publication date |
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