JPH0329303B2 - - Google Patents
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- JPH0329303B2 JPH0329303B2 JP59188442A JP18844284A JPH0329303B2 JP H0329303 B2 JPH0329303 B2 JP H0329303B2 JP 59188442 A JP59188442 A JP 59188442A JP 18844284 A JP18844284 A JP 18844284A JP H0329303 B2 JPH0329303 B2 JP H0329303B2
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- 239000004065 semiconductor Substances 0.000 claims description 30
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 13
- -1 gallium arsenide compound Chemical class 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 claims description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 23
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 239000007772 electrode material Substances 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000005533 two-dimensional electron gas Effects 0.000 description 3
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 150000001495 arsenic compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に高
周波、超高速IC用の化合物半導体装置の製造方
法に関するものである。
周波、超高速IC用の化合物半導体装置の製造方
法に関するものである。
近時においては、優れた高周波特性を有する化
合物半導体装置の進歩は著しく、高電子移動度半
導体装置（HEMT）などが実用化されている。
合物半導体装置の進歩は著しく、高電子移動度半
導体装置（HEMT）などが実用化されている。
本発明はこのような化合物半導体装置における
ゲート電極を高耐圧で、かつソース電極との抵抗
を高めないように形成する製造方法である。
ゲート電極を高耐圧で、かつソース電極との抵抗
を高めないように形成する製造方法である。
第４図ａ〜第４図ｅは、従来の半導体装置の製
造方法を工程順に説明するための要部断面図であ
り、例えばHEMTの製造工程の例について説明
する。
造方法を工程順に説明するための要部断面図であ
り、例えばHEMTの製造工程の例について説明
する。
先ず第４図ａに示すように半絶縁性ガリウム砒
素（GaAs）からなる基板１の表面に、6000Å程
度の膜厚のアンドープのガリウム砒素（GaAs）
層２と、電子供給層としてドーピング濃度が２×
1018cm-3程度で、かつ300Åの膜厚のｎ導電型ア
ルミニウムガリウム砒素（ｎ−AlGaAs）層３
と、キヤツプ層としてドーピング濃度が２×1018
cm-3程度で、かつ500Åの膜厚のｎ導電型ガリウ
ム砒素（ｎ−GaAs）層４とをエピタキシヤル成
長法により順次積層形成する。破線ａは二次元電
子ガス領域を示す。
素（GaAs）からなる基板１の表面に、6000Å程
度の膜厚のアンドープのガリウム砒素（GaAs）
層２と、電子供給層としてドーピング濃度が２×
1018cm-3程度で、かつ300Åの膜厚のｎ導電型ア
ルミニウムガリウム砒素（ｎ−AlGaAs）層３
と、キヤツプ層としてドーピング濃度が２×1018
cm-3程度で、かつ500Åの膜厚のｎ導電型ガリウ
ム砒素（ｎ−GaAs）層４とをエピタキシヤル成
長法により順次積層形成する。破線ａは二次元電
子ガス領域を示す。
次に前記積層体を第４図ｂに示すようにメサエ
ツチングを行つた後、その表面に二酸化シリコン
（SiO2）膜５をCVD法により3000Å程度の膜厚に
被着形成する。
ツチングを行つた後、その表面に二酸化シリコン
（SiO2）膜５をCVD法により3000Å程度の膜厚に
被着形成する。
次に該SiO2膜５の所定領域を選択的にエツチ
ング除去し、その領域に金ゲルマニウム／金
（AuGe／Au）からなるオーミツク電極材料を被
着した後、450℃で１分間の熱処理を行つてソー
ス電極６とドレイン電極７を形成する。
ング除去し、その領域に金ゲルマニウム／金
（AuGe／Au）からなるオーミツク電極材料を被
着した後、450℃で１分間の熱処理を行つてソー
ス電極６とドレイン電極７を形成する。
次に第４図ｃに示すように前記積層体上の
SiO2膜５の所定領域を選択的にエツチング除去
し、その開口部８に露出する前記ｎ−GaAs層４
を、その表面の酸化物を除去するために約100Å
の厚さ分だけウエツトエツチングにより除去し、
引き続き露出するｎ−GaAs層４をドライエツチ
ングによりその直下のｎ−AlGaAs層３に達する
ように選択的にエツチング除去して接続穴９を形
成する。
SiO2膜５の所定領域を選択的にエツチング除去
し、その開口部８に露出する前記ｎ−GaAs層４
を、その表面の酸化物を除去するために約100Å
の厚さ分だけウエツトエツチングにより除去し、
引き続き露出するｎ−GaAs層４をドライエツチ
ングによりその直下のｎ−AlGaAs層３に達する
ように選択的にエツチング除去して接続穴９を形
成する。
なお、このドライエツチング時のAl0.3Ge0.7As
に対するｎ−GaAsのエツチングの選択比は約
200倍程度である。
に対するｎ−GaAsのエツチングの選択比は約
200倍程度である。
その後、第４図ｅで示すように前記開口部８を
通してアルミニウム（Al）等からなるゲート電
極材料を被着して、前記接続穴９内にｎ−
AlGaAs層３と接続するゲート電極１０を形成し
ている。
通してアルミニウム（Al）等からなるゲート電
極材料を被着して、前記接続穴９内にｎ−
AlGaAs層３と接続するゲート電極１０を形成し
ている。
ところで上記のような製造工程によつて形成さ
れた従来の化合物半導体装置では、ゲート電極１
０を設けるためにキヤツプ層であるｎ−GaAs層
４に形成した接続穴９は、その殆がドライエツチ
ングによつて行われているので、その接続穴９の
側壁が異方性エツチにより垂直な面となり、この
ような接続穴９内に設けたゲート電極１０が該ｎ
−GaAs層４と接触状態となることから、該ゲー
ト電極１０とｎ−GaAs層４からなるキヤツプ層
間に電流が漏洩し、ゲート電極１０の逆方向耐圧
が1.5V程度に劣化するという欠点があつた。
れた従来の化合物半導体装置では、ゲート電極１
０を設けるためにキヤツプ層であるｎ−GaAs層
４に形成した接続穴９は、その殆がドライエツチ
ングによつて行われているので、その接続穴９の
側壁が異方性エツチにより垂直な面となり、この
ような接続穴９内に設けたゲート電極１０が該ｎ
−GaAs層４と接触状態となることから、該ゲー
ト電極１０とｎ−GaAs層４からなるキヤツプ層
間に電流が漏洩し、ゲート電極１０の逆方向耐圧
が1.5V程度に劣化するという欠点があつた。
また順方向についても前記ゲート電極１０は、
本来のｎ−AlGaAs層３とのシヨツトキー接触に
比べ、キヤツプ層であるｎ−GaAs層４とのシヨ
ツトキー接触が大部分を占めているので、良好な
シヨツトキー電極とはならず、立ち上がり特性も
低くなるという問題があつた。
本来のｎ−AlGaAs層３とのシヨツトキー接触に
比べ、キヤツプ層であるｎ−GaAs層４とのシヨ
ツトキー接触が大部分を占めているので、良好な
シヨツトキー電極とはならず、立ち上がり特性も
低くなるという問題があつた。
本発明は、上記問題点を解消した半導体層の製
造方法を提供するもので、その手段は、半導体基
板上にガリウム砒素化合物層と、ｎ導電性のアル
ミニウムガリウム砒素化合物層及びｎ導電性のガ
リウム砒素化合物層を順次積層し、その積層体の
所定領域をメサエツチングする工程と、その所定
領域にオーミツク電極材料を被着してソース電極
とドレイン電極を形成する工程と、ソース・ドレ
イン電極間に絶縁層を被着し、そのゲート電極形
成予定領域を開口する工程と、該開口部から上記
ｎ導電性のガリウム砒素化合物層の大部分の厚み
をウエツトエツチングした後、残りの厚み部分を
ドライエツチングして、直下のｎ導電性のアルミ
ニウムガリウム砒素化合物層に達する接続穴を形
成した後、前記開口部から接続穴内の露出する領
域にゲート電極材料を被着してゲート電極を形成
する工程を含んでなることを基本として、これを
Ｅ（エンハンスメントモード）型の半導体素子と
Ｄ（デプレツシヨンモード）型の半導体素子とを、
同一半導体基板上に一体的に構成した半導体装置
の製造方法に適用したことを特徴とするものであ
る。
造方法を提供するもので、その手段は、半導体基
板上にガリウム砒素化合物層と、ｎ導電性のアル
ミニウムガリウム砒素化合物層及びｎ導電性のガ
リウム砒素化合物層を順次積層し、その積層体の
所定領域をメサエツチングする工程と、その所定
領域にオーミツク電極材料を被着してソース電極
とドレイン電極を形成する工程と、ソース・ドレ
イン電極間に絶縁層を被着し、そのゲート電極形
成予定領域を開口する工程と、該開口部から上記
ｎ導電性のガリウム砒素化合物層の大部分の厚み
をウエツトエツチングした後、残りの厚み部分を
ドライエツチングして、直下のｎ導電性のアルミ
ニウムガリウム砒素化合物層に達する接続穴を形
成した後、前記開口部から接続穴内の露出する領
域にゲート電極材料を被着してゲート電極を形成
する工程を含んでなることを基本として、これを
Ｅ（エンハンスメントモード）型の半導体素子と
Ｄ（デプレツシヨンモード）型の半導体素子とを、
同一半導体基板上に一体的に構成した半導体装置
の製造方法に適用したことを特徴とするものであ
る。
本発明では、キヤツプ層であるｎ導電性のガリ
ウム砒素化合物層のゲート電極形成予定領域を、
先ず該キヤツプ層の厚さの約90％を等方性のウエ
ツトエツチングよより除去し、しかる後、その直
下の電子供給層であるｎ導電性のアルミニウムガ
リウム砒素化合物層に達する迄の、残存するキヤ
ツプ層の厚さの約10％を異方性のドライエツチン
グにより除去し、かかる接続穴内の露出する領域
にゲート電極を形成することにより、該キヤツプ
層とは抵抗値を高めない程度の僅かな接触とな
り、電子供給層とは完全なシヨツトキー接触が得
られるので、該ゲート電極の逆方向耐圧が向上す
る。
ウム砒素化合物層のゲート電極形成予定領域を、
先ず該キヤツプ層の厚さの約90％を等方性のウエ
ツトエツチングよより除去し、しかる後、その直
下の電子供給層であるｎ導電性のアルミニウムガ
リウム砒素化合物層に達する迄の、残存するキヤ
ツプ層の厚さの約10％を異方性のドライエツチン
グにより除去し、かかる接続穴内の露出する領域
にゲート電極を形成することにより、該キヤツプ
層とは抵抗値を高めない程度の僅かな接触とな
り、電子供給層とは完全なシヨツトキー接触が得
られるので、該ゲート電極の逆方向耐圧が向上す
る。
以下図面を参照して本発明の実施例について詳
細に説明する。
細に説明する。
第１図ａ〜第１図ｅは本発明に係る半導体装置
の製造方法の基本原理を説明するための要部断面
図である。
の製造方法の基本原理を説明するための要部断面
図である。
先ず第１図ａに示すように半絶縁性GaAs基板
１上に、6000Å程度の膜厚のアンドープのガリウ
ム砒素（GaAs）層２と、電子供給層として300
Åの膜厚のｎ導電型アルミニウムガリウム砒素
（ｎ−AlGaAs）層３と、キヤツプ層として少な
くとも450Å以上の膜厚のｎ導電型ガリウム砒素
（ｎ−GaAs）層４とをエピタキシヤル成長法に
より順次積層形成する。破線ａは二次元電子ガス
領域を示す。
１上に、6000Å程度の膜厚のアンドープのガリウ
ム砒素（GaAs）層２と、電子供給層として300
Åの膜厚のｎ導電型アルミニウムガリウム砒素
（ｎ−AlGaAs）層３と、キヤツプ層として少な
くとも450Å以上の膜厚のｎ導電型ガリウム砒素
（ｎ−GaAs）層４とをエピタキシヤル成長法に
より順次積層形成する。破線ａは二次元電子ガス
領域を示す。
次に前記積層体を第１図ｂに示すようにメサエ
ツチングを行つた後、その表面に二酸化シリコン
（SiO2）膜５をCVD法により3000Å程度の膜厚に
被着形成する。
ツチングを行つた後、その表面に二酸化シリコン
（SiO2）膜５をCVD法により3000Å程度の膜厚に
被着形成する。
次に第１図ｃに示すように該SiO2膜５の所定
領域を選択的にエツチング除去し、その領域に金
ゲルマニウム／金（AuGe／Au）からなるオー
ミツク電極材料を被着した後、450℃で１分間の
熱処理を施してソース電極６とドレイン電極７を
形成する。
領域を選択的にエツチング除去し、その領域に金
ゲルマニウム／金（AuGe／Au）からなるオー
ミツク電極材料を被着した後、450℃で１分間の
熱処理を施してソース電極６とドレイン電極７を
形成する。
次に第１図ｄに示すように前記積層体上の
SiO2膜５の所定領域を、ゲート電極を形成する
ために選択的にエツチング除去し、その開口部１
１から露出する前記ｎ−GaAs層４に等方性のウ
エツトエツチングを行う。この際のエツチング深
さd1は全体の膜厚を500Åとすると、その90％に
当たる約450Å程度をウエツトエツチングにより
除去し、引き続き残りの10％に当たる約50Å程度
をその直下のｎ−AlGaAs層３に達する深さd2に
選択的に異方性のドライエツチングを行つて接続
穴１２を形成する。
SiO2膜５の所定領域を、ゲート電極を形成する
ために選択的にエツチング除去し、その開口部１
１から露出する前記ｎ−GaAs層４に等方性のウ
エツトエツチングを行う。この際のエツチング深
さd1は全体の膜厚を500Åとすると、その90％に
当たる約450Å程度をウエツトエツチングにより
除去し、引き続き残りの10％に当たる約50Å程度
をその直下のｎ−AlGaAs層３に達する深さd2に
選択的に異方性のドライエツチングを行つて接続
穴１２を形成する。
次に第１図ｅに示すように前記SiO2膜５の開
口部１１から例えばアルミニウム（Al）等のゲ
ート電極材料を蒸着法等により被着してゲート電
極１３を形成する。
口部１１から例えばアルミニウム（Al）等のゲ
ート電極材料を蒸着法等により被着してゲート電
極１３を形成する。
かくすれば、キヤツプ層であるｎ−GaAs層４
に設けた接続穴１２の深さ方向の略90％が等方性
のエツチングによりゲート電極１３の幅よりも広
いため、該ｎ−GaAs層４とゲート電極１３との
接触が僅かな一部分を除いて解消し、ゲート電極
１３の逆方向耐圧が6V程度と従来の３〜４倍と
著しく改善され、またゲート電極１３とｎ−
GaAs層４との抵抗値も従来例と同様に低いこと
が確認された。
に設けた接続穴１２の深さ方向の略90％が等方性
のエツチングによりゲート電極１３の幅よりも広
いため、該ｎ−GaAs層４とゲート電極１３との
接触が僅かな一部分を除いて解消し、ゲート電極
１３の逆方向耐圧が6V程度と従来の３〜４倍と
著しく改善され、またゲート電極１３とｎ−
GaAs層４との抵抗値も従来例と同様に低いこと
が確認された。
第２図及び第３図ａ〜第３図ｅは本発明に係る
半導体装置の製造方法を、Ｅ（エンハンスメント
モード）型−HEMTとＤ（デプレツシヨンモー
ド）型−HEMTとを同一半導体基板上に一体的
に構成する半導体装置の製造方法に適用した一実
施例を示す要部断面図である。
半導体装置の製造方法を、Ｅ（エンハンスメント
モード）型−HEMTとＤ（デプレツシヨンモー
ド）型−HEMTとを同一半導体基板上に一体的
に構成する半導体装置の製造方法に適用した一実
施例を示す要部断面図である。
先ず、第２図に示すように半絶縁性GaAs基板
２１上に、6000Å程度の膜厚のアンドープの第
1GaAs層２２と、300Åの膜厚のｎ導電型の第
1AlGaAs層２３と、キヤツプ層として、100Åの
膜厚のアンドープの第2GaAs層２４と、ストツ
プ層として50Åの膜厚のｎ導電型の第2AlGaAs
層２５と、更に最上層として600Åの膜厚のｎ導
電型の第3GaAs層２６とをエピタキシヤル成長
法により順次積層形成する。破線ａは二次元電子
ガス領域を示す。
２１上に、6000Å程度の膜厚のアンドープの第
1GaAs層２２と、300Åの膜厚のｎ導電型の第
1AlGaAs層２３と、キヤツプ層として、100Åの
膜厚のアンドープの第2GaAs層２４と、ストツ
プ層として50Åの膜厚のｎ導電型の第2AlGaAs
層２５と、更に最上層として600Åの膜厚のｎ導
電型の第3GaAs層２６とをエピタキシヤル成長
法により順次積層形成する。破線ａは二次元電子
ガス領域を示す。
次に第３図ａに示すようにかかる積層体のｎ導
電型の第3GaAs層２６上に第３図ａに示すよう
に二酸化シリコンSiO2膜２７をCVD法により
3000Å程度の膜厚に被着形成した後、該SiO2膜
２７の所定領域を選択的にエツチング除去し、そ
の領域に金ゲルマニウム／金（AuGe／Au）か
らなるオーミツク電極材料を被着した後、450℃
で１分間の熱処理を施してソース電極２８とドレ
イン電極２９を形成する。
電型の第3GaAs層２６上に第３図ａに示すよう
に二酸化シリコンSiO2膜２７をCVD法により
3000Å程度の膜厚に被着形成した後、該SiO2膜
２７の所定領域を選択的にエツチング除去し、そ
の領域に金ゲルマニウム／金（AuGe／Au）か
らなるオーミツク電極材料を被着した後、450℃
で１分間の熱処理を施してソース電極２８とドレ
イン電極２９を形成する。
次にその全面にレジスト膜３０を塗着し、該レ
ジスト膜３０の第１のゲート電極形成予定領域と
対応する部分を開口した後、その直下のSiO2膜
２７の部分も開口し、その第１の開口部３１に露
出する第3GaAs層２６に予め所定深さ、例えば
150Åの深さの第１の接続穴３２を等方性エツチ
ングにより形成する。
ジスト膜３０の第１のゲート電極形成予定領域と
対応する部分を開口した後、その直下のSiO2膜
２７の部分も開口し、その第１の開口部３１に露
出する第3GaAs層２６に予め所定深さ、例えば
150Åの深さの第１の接続穴３２を等方性エツチ
ングにより形成する。
次に第３図ｂに示すように第２のゲート電極形
成予定領域と対応するレジスト膜３０及びその直
下のSiO2膜２７の部分を開口し、その第２の開
口部３３と前記第１の接続穴３２とに引き続いて
等方性エツチング（ウエツトエツチング等）を同
時に施して、それぞれ前記第2GaAs層２４及び
第3GaAs層２６の略90％を除去した第１及び第
２の接続穴３２，３４を形成し、しかる後、第３
図ｃに示すように共通の異方性エツチング（ドラ
イエツチング等）により前記第１及び第２の接続
穴３２，３４を第1AlGaAs層２３及び第
2AlGaAs層２５に達するまで掘り下げる。
成予定領域と対応するレジスト膜３０及びその直
下のSiO2膜２７の部分を開口し、その第２の開
口部３３と前記第１の接続穴３２とに引き続いて
等方性エツチング（ウエツトエツチング等）を同
時に施して、それぞれ前記第2GaAs層２４及び
第3GaAs層２６の略90％を除去した第１及び第
２の接続穴３２，３４を形成し、しかる後、第３
図ｃに示すように共通の異方性エツチング（ドラ
イエツチング等）により前記第１及び第２の接続
穴３２，３４を第1AlGaAs層２３及び第
2AlGaAs層２５に達するまで掘り下げる。
引き続き、該第１及び第２の接続穴３２，３４
内の各露出面にそれぞれアルミニウム（Al）等
のゲート電極材料を蒸着法等により被着して第１
及び第２のゲート電極３５，３６を形成する。
内の各露出面にそれぞれアルミニウム（Al）等
のゲート電極材料を蒸着法等により被着して第１
及び第２のゲート電極３５，３６を形成する。
かくすれば、前記第１及び第２の接続穴３２，
３４内の等方性エツチングされた領域は第１及び
第２の開口部３１，３３よりも横方向に広がり、
異方性エツチングされた領域は開口部３１，３３
と略同程度となる。
３４内の等方性エツチングされた領域は第１及び
第２の開口部３１，３３よりも横方向に広がり、
異方性エツチングされた領域は開口部３１，３３
と略同程度となる。
従つて、第１及び第２のゲート電極３５，３６
と、第2GaAs層２４、第3GaAs層２６間の漏洩
電流が著しく低減し、第1AlGaAs層２３及び第
2AlGaAs層２５と完全なシヨツトキー接触とな
るので、該ゲート電極の逆方向耐圧が向上すると
共に、所望のしきい値電圧が得られる。
と、第2GaAs層２４、第3GaAs層２６間の漏洩
電流が著しく低減し、第1AlGaAs層２３及び第
2AlGaAs層２５と完全なシヨツトキー接触とな
るので、該ゲート電極の逆方向耐圧が向上すると
共に、所望のしきい値電圧が得られる。
以上の説明から明らかなように、本発明に係る
半導体装置の製造方法によれば、第1AlGaAs層
及び第2AlGaAs層とシヨツトキー接触がなされ
た各ゲート電極と第2GaAs層、或いは第3GaAs
層との接触が極めて僅かな部分で行われるので、
その間での漏洩電流が著しく低減し、該ゲート電
極の逆方向耐圧が向上する等、Ｅ型−HEMTと
Ｄ型−HEMTとを同一半導体基板上に一体に構
成した高性能な半導体装置を得ることができると
いう効果大なるものがある。
半導体装置の製造方法によれば、第1AlGaAs層
及び第2AlGaAs層とシヨツトキー接触がなされ
た各ゲート電極と第2GaAs層、或いは第3GaAs
層との接触が極めて僅かな部分で行われるので、
その間での漏洩電流が著しく低減し、該ゲート電
極の逆方向耐圧が向上する等、Ｅ型−HEMTと
Ｄ型−HEMTとを同一半導体基板上に一体に構
成した高性能な半導体装置を得ることができると
いう効果大なるものがある。
第１図ａ〜第１図ｅは本発明に係る半導体装置
の製造方法の基本原理を説明するための要部断面
図、第２図及び第３図ａ〜第３図ｅは本発明に係
る半導体装置の製造方法を、Ｅ型−HEMTとＤ
型−HEMTとを同一半導体基板上に一体的に構
成する半導体装置の製造方法に適用した一実施例
を示す要部断面図、第４図は従来の半導体装置の
製造方法を説明するための要部断面図である。第
１図ａ〜ｅ、第２図及び第３図ａ〜ｄにおいて、 １，２１は半絶縁性GaAs基板、２はGaAs層、
３はｎ−AlGaAs層、４はｎ−GaAs層、５，２
７はSiO2膜、６，２８はソース電極、７，２９
はドレイン電極、１１は開口部、１２は接続穴、
１３はゲート電極、２２は第1GaAs層、２３は
第1AlGaAs層、２４は第2GaAs層、２５は第
2AlGaAs層、２６は第3GaAs層、３０はレジス
ト膜、３１は第１の開口部、３２は第１の接続
穴、３３は第２の開口部、３４は第２の接続穴、
３５は第１のゲート電極、３６は第２のゲート電
極をそれぞれ示す。
の製造方法の基本原理を説明するための要部断面
図、第２図及び第３図ａ〜第３図ｅは本発明に係
る半導体装置の製造方法を、Ｅ型−HEMTとＤ
型−HEMTとを同一半導体基板上に一体的に構
成する半導体装置の製造方法に適用した一実施例
を示す要部断面図、第４図は従来の半導体装置の
製造方法を説明するための要部断面図である。第
１図ａ〜ｅ、第２図及び第３図ａ〜ｄにおいて、 １，２１は半絶縁性GaAs基板、２はGaAs層、
３はｎ−AlGaAs層、４はｎ−GaAs層、５，２
７はSiO2膜、６，２８はソース電極、７，２９
はドレイン電極、１１は開口部、１２は接続穴、
１３はゲート電極、２２は第1GaAs層、２３は
第1AlGaAs層、２４は第2GaAs層、２５は第
2AlGaAs層、２６は第3GaAs層、３０はレジス
ト膜、３１は第１の開口部、３２は第１の接続
穴、３３は第２の開口部、３４は第２の接続穴、
３５は第１のゲート電極、３６は第２のゲート電
極をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板２１上に第１のガリウム砒素化合
物層２２と、第１のアルミニウムガリウム砒素化
合物層２３と、第２のガリウム砒素化合物層２４
と、第２のアルミニウムガリウム砒素化合物層２
５及び第３のガリウム砒素化合物層２６を順次積
層し、該第１のアルミニウムガリウム砒素化合物
層２３上に接する第１のゲート電極３５を備えた
エンハンスメントモード型の第１の半導体素子
と、該第２のアルミニウムガリウム砒素化合物層
２５上に接する第２のゲート電極３６を備えたデ
プレツシヨンモード型の第２の半導体素子を形成
してなる半導体装置の製造方法において、 前記第１及び第２のゲート電極３５，３６を形
成するに先立つて、前記積層体表面の第１のゲー
ト電極形成予定領域に予め所定深さの第１の接続
穴３４を等方性エツチングにより形成した後、該
第１の接続穴３４と第２のゲート電極形成予定領
域とに引き続き等方性エツチングを施して、それ
ぞれ前記第２のガリウム砒素化合物層２４及び第
３のガリウム砒素化合物層２６の中途に達する第
１及び第２の接続穴３２，３４を形成し、しかる
後、共通の異方性エツチングにより前記第１及び
第２の接続穴３２，３４を第１及び第２のアルミ
ニウムガリウム砒素化合物層２３，２５に達する
まで掘り下げ、該第１及び第２の接続穴３２，３
４内の各露出面にそれぞれ第１及び第２のゲート
電極３５，３６を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188442A JPS6165480A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188442A JPS6165480A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165480A JPS6165480A (ja) | 1986-04-04 |
| JPH0329303B2 true JPH0329303B2 (ja) | 1991-04-23 |
Family
ID=16223750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188442A Granted JPS6165480A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6165480A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2551427B2 (ja) * | 1987-03-12 | 1996-11-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP4854980B2 (ja) * | 2005-03-30 | 2012-01-18 | 住友電工デバイス・イノベーション株式会社 | スイッチ回路及び半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254665A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2232423B1 (ja) * | 1973-06-08 | 1976-04-23 | Pont A Mousson | |
| SE399123B (sv) * | 1974-12-18 | 1978-01-30 | Atomenergi Ab | Konvektor innefattande en tillplattad plastrorsspiral samt forfarande for tillverkning derav |
| JPS54130649U (ja) * | 1978-03-03 | 1979-09-11 | ||
| JPS57175887A (en) * | 1981-04-24 | 1982-10-28 | Toshiba Corp | Heat exchanger |
-
1984
- 1984-09-07 JP JP59188442A patent/JPS6165480A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254665A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6165480A (ja) | 1986-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |