JPS6165480A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6165480A JPS6165480A JP59188442A JP18844284A JPS6165480A JP S6165480 A JPS6165480 A JP S6165480A JP 59188442 A JP59188442 A JP 59188442A JP 18844284 A JP18844284 A JP 18844284A JP S6165480 A JPS6165480 A JP S6165480A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するものであり、特
に化合物半導体を基板とする高周波、超高速ｒｃ用の半
導体装置の製造方法である。
に化合物半導体を基板とする高周波、超高速ｒｃ用の半
導体装置の製造方法である。
近時、優れた高周波特性を有する半導体装置の進歩が著
しく、高電子移動度半導体装置（ＨＥＭＴ）などが実用
化されている。
しく、高電子移動度半導体装置（ＨＥＭＴ）などが実用
化されている。
本発明はこれらの化合物半導体装置における、ゲート電
極を高耐圧で且つソース抵抗を小に形成する製造方法で
ある。
極を高耐圧で且つソース抵抗を小に形成する製造方法で
ある。
第４図（ａｌ〜第４図ｆＱ）は、従来の製造方法の工程
を説明するための断面図であり、例としてＨＥＭＴの製
造工程について慨要を説明する。
を説明するための断面図であり、例としてＨＥＭＴの製
造工程について慨要を説明する。
第４図（ａｌは、基板１の表面に順次アンドープのガリ
ウム砒素（ＧａＡｓ） ｍ ２を６０００人程度１電子
供給層としてｎ型アルミニウムガリウム砒素（ｎ−ＡＩ
ＧａＡｓ）層３を３００人の厚みで濃度が２ ｘｌＯ”
’ ／ ａｄ程度、その上にキャップ層としてｎ型ガリ
ウム砒素（ｎ−にａＡｓ）Ｆｉ ４を厚みが５００人、
４’Ｍ度を２ｘｌＯ”’／Ｃａ程度に積層したものであ
り、点線ａは二次元電子ガス領域を示している。
ウム砒素（ＧａＡｓ） ｍ ２を６０００人程度１電子
供給層としてｎ型アルミニウムガリウム砒素（ｎ−ＡＩ
ＧａＡｓ）層３を３００人の厚みで濃度が２ ｘｌＯ”
’ ／ ａｄ程度、その上にキャップ層としてｎ型ガリ
ウム砒素（ｎ−にａＡｓ）Ｆｉ ４を厚みが５００人、
４’Ｍ度を２ｘｌＯ”’／Ｃａ程度に積層したものであ
り、点線ａは二次元電子ガス領域を示している。
第４図（′ｂ）は、上記積層をメサエッチングを行って
、その表面に二酸化シリコン（ＳｉＯ２）膜５をＣＶＤ
法により３０００人程度金波膜する。
、その表面に二酸化シリコン（ＳｉＯ２）膜５をＣＶＤ
法により３０００人程度金波膜する。
第４図（Ｃンは、ソース電極とドレイン電極を形成する
ために、５ｉ０２Ｗ１５の所定領域を除去してオーミッ
ク電極材料として金ゲエルマニウム／金（ＡｕＧｅ ／
Ａｕ）を被着し、４５０°Ｃ１分の熱処理を行なってソ
ース電極６とトレイン電極７を形成したものである。
ために、５ｉ０２Ｗ１５の所定領域を除去してオーミッ
ク電極材料として金ゲエルマニウム／金（ＡｕＧｅ ／
Ａｕ）を被着し、４５０°Ｃ１分の熱処理を行なってソ
ース電極６とトレイン電極７を形成したものである。
第４図（ｄ＋は、ゲート電極を形成するために、５ｉ０
２膜の所定領域を除去して、その開口部８からｎ−Ｇａ
Ａｓ層４の表面の酸化物を除去する目的で、深さが約１
００金波度のウェットエツチングを行い、引続きｎ−Ａ
ｌＧａＡｓ層３に突き当たるまでの深さである約４００
金波度をドライエツチングを行なって、ｎ−ＧａＡｓ
層４にゲート電極の形成孔を９を設けたものである。こ
の際のドライエツチングのへｌ （０，３）Ｇａ （０
，７） Ａｓに対するＧａＡｓのエツチングの選択比は
約２００程度である。
２膜の所定領域を除去して、その開口部８からｎ−Ｇａ
Ａｓ層４の表面の酸化物を除去する目的で、深さが約１
００金波度のウェットエツチングを行い、引続きｎ−Ａ
ｌＧａＡｓ層３に突き当たるまでの深さである約４００
金波度をドライエツチングを行なって、ｎ−ＧａＡｓ
層４にゲート電極の形成孔を９を設けたものである。こ
の際のドライエツチングのへｌ （０，３）Ｇａ （０
，７） Ａｓに対するＧａＡｓのエツチングの選択比は
約２００程度である。
第４図（ｅ）は、ゲート電極材料を被着して上記開口部
にゲート電極１０を形成したものである。
にゲート電極１０を形成したものである。
このような製造工程によって形成された、ゲート電極は
、キャップ層であるｎ−ＧａＡｓ層４の開口孔の側壁が
、殆どドライエツチングで開口されているために、開口
孔の側壁が垂直であり、そのためにゲート電極がキャッ
プ層であるｎ−ＧａＡｓ層４と接触することになって、
ゲート電極からキャンプ層に漏洩電流が流れるために、
ゲート電極の逆方向の耐圧が劣化するという欠点があり
、更に順方向についてもＡｌＧａＡｓとのショットキー
接触ではなく、ＧａＡｓとのショットキー接触が大部分
であるので立ち上がり特性も低（なる。
、キャップ層であるｎ−ＧａＡｓ層４の開口孔の側壁が
、殆どドライエツチングで開口されているために、開口
孔の側壁が垂直であり、そのためにゲート電極がキャッ
プ層であるｎ−ＧａＡｓ層４と接触することになって、
ゲート電極からキャンプ層に漏洩電流が流れるために、
ゲート電極の逆方向の耐圧が劣化するという欠点があり
、更に順方向についてもＡｌＧａＡｓとのショットキー
接触ではなく、ＧａＡｓとのショットキー接触が大部分
であるので立ち上がり特性も低（なる。
上記の構成の半導体装置では、キャップ層に形成される
開口孔が殆ど異方性のドライエツチングでなされるため
に、開口孔の壁面が垂直になり、そのためにゲート電極
がキャップ層に接触することになって漏洩電流が発生す
るもので、即ちゲート電極がショットキー電極になって
いないという問題点がある。
開口孔が殆ど異方性のドライエツチングでなされるため
に、開口孔の壁面が垂直になり、そのためにゲート電極
がキャップ層に接触することになって漏洩電流が発生す
るもので、即ちゲート電極がショットキー電極になって
いないという問題点がある。
本発明は、上記問題点を解消した半導体装置を提供する
もので、その手段は、基板表面に、順次ガリウム砒素化
合物層、導電性のアルミニウムガリウム砒素化合物層、
導電性のガリウム砒素化合物層を積層して所定領域をメ
サエッチングする工程と、その表面の所定領域にオーミ
ック電極材料を被着してソース電極とドレイン電極を形
成する工程と、ゲート電極形成領域に絶縁膜を被着して
所定領域を開口する工程と、該開口部から上記導電性の
ガリウム砒素化合物層の大部分をウェットエツチングを
行なった後、残りの厚み分をドライエツチングを行って
、上記導電性のアルミニウムガリウム砒素化合物層まで
エツチングを行った後、上記開口部からゲート電極材料
を所定領域に被着してゲート電極を形成する工程を含ん
でなることを特徴とする半導体装置の製造方法によって
達成できる。
もので、その手段は、基板表面に、順次ガリウム砒素化
合物層、導電性のアルミニウムガリウム砒素化合物層、
導電性のガリウム砒素化合物層を積層して所定領域をメ
サエッチングする工程と、その表面の所定領域にオーミ
ック電極材料を被着してソース電極とドレイン電極を形
成する工程と、ゲート電極形成領域に絶縁膜を被着して
所定領域を開口する工程と、該開口部から上記導電性の
ガリウム砒素化合物層の大部分をウェットエツチングを
行なった後、残りの厚み分をドライエツチングを行って
、上記導電性のアルミニウムガリウム砒素化合物層まで
エツチングを行った後、上記開口部からゲート電極材料
を所定領域に被着してゲート電極を形成する工程を含ん
でなることを特徴とする半導体装置の製造方法によって
達成できる。
本発明は、キャップ層であるｎ−ＧａＡｓ層の開口孔の
側壁が、殆どドライエツチングで開口されているために
、開口部の側壁が垂直であるために、ゲート電極がキャ
ップ層であるｎ−ＧａＡｓ層と接触して、キャップ層に
漏洩電流が流れ、ゲート電極の逆方向耐圧の劣化防止の
ために、キャップ層であるｎ−ＧａＡｓ層の開口はキャ
ップ層の厚さの約９０％を等方性のウェットエツチング
を行い、しかる後に供給層であるｎ−ＡｌＧａＡｓ層に
達する迄の、残りのキャップ層の厚さである約１０％を
異方性のドライエツチングを行い、ゲート電極がキャッ
プ層に接触することなく、同時に供給層に完全に被着す
るように形成するように考慮したものである。
側壁が、殆どドライエツチングで開口されているために
、開口部の側壁が垂直であるために、ゲート電極がキャ
ップ層であるｎ−ＧａＡｓ層と接触して、キャップ層に
漏洩電流が流れ、ゲート電極の逆方向耐圧の劣化防止の
ために、キャップ層であるｎ−ＧａＡｓ層の開口はキャ
ップ層の厚さの約９０％を等方性のウェットエツチング
を行い、しかる後に供給層であるｎ−ＡｌＧａＡｓ層に
達する迄の、残りのキャップ層の厚さである約１０％を
異方性のドライエツチングを行い、ゲート電極がキャッ
プ層に接触することなく、同時に供給層に完全に被着す
るように形成するように考慮したものである。
（実施例〕
第１図（ａ）〜第１図（８１は本発明の製造工程の一実
施例を示す断面図である。
施例を示す断面図である。
第１図ｔａ＋は、基板１の上に、順次ＧａＡｓ化合物屓
２を６０００人程度１供給層としてｎ −Ａ Ｉ Ｇ
ａ Ａ ｓ 層３を３００人程金波その上にキャップ層
としてｎ−ＧａＡｓ１４を少なくとも４５０ Ａ以上の
厚みに積層したものである。
２を６０００人程度１供給層としてｎ −Ａ Ｉ Ｇ
ａ Ａ ｓ 層３を３００人程金波その上にキャップ層
としてｎ−ＧａＡｓ１４を少なくとも４５０ Ａ以上の
厚みに積層したものである。
第１図中）は、上記積層をメサエッチングを行って、そ
の表面に二酸化シリコン（Ｓｉ０２ ）膜５をＣＶＤ法
により３０００人程度金波膜する。
の表面に二酸化シリコン（Ｓｉ０２ ）膜５をＣＶＤ法
により３０００人程度金波膜する。
第１図（Ｃ１は、ソース電極とドレイン電極を形成する
ために、ＳｉＯ２膜５の所定領域を除去してオーミック
電極材料として金ゲエルマニウム／金（ＡｕＧｅ ／Ａ
ｕ）を被着し、４５０℃１分の熱処理を行なってソース
電極６とドレイン電極７を形成したものである。
ために、ＳｉＯ２膜５の所定領域を除去してオーミック
電極材料として金ゲエルマニウム／金（ＡｕＧｅ ／Ａ
ｕ）を被着し、４５０℃１分の熱処理を行なってソース
電極６とドレイン電極７を形成したものである。
第１図Ｆｄｌは、ゲート電極を形成するために、５ｉ０
２膜１１の所定領域を除去して、その開口部１２からｎ
−ＧａＡｓ層４をウェットエツチングを行うが、この深
さｄ、は全体の厚みを約５００人とすると、その９０％
にあたる約４５０ 金波度をウェットエツチングを行い
、引続きｎ−ＡｌＧａＡｓ層３に突き当たるまでの深さ
ｄ２を約５０金波度のドライエツチングを行なって開口
孔１３を形成したものである。
２膜１１の所定領域を除去して、その開口部１２からｎ
−ＧａＡｓ層４をウェットエツチングを行うが、この深
さｄ、は全体の厚みを約５００人とすると、その９０％
にあたる約４５０ 金波度をウェットエツチングを行い
、引続きｎ−ＡｌＧａＡｓ層３に突き当たるまでの深さ
ｄ２を約５０金波度のドライエツチングを行なって開口
孔１３を形成したものである。
ドライエツチングは、供給層であるｎ−ＡｌＧａＡｓ層
３をエツチングしないで、その上にあるキャンプ ′層
のｎ−ＧａＡｓ層４を完全に除去するので、後工程でゲ
ート電極を形成する際には、ゲート電極はｎ−ＡｌＧａ
Ａｓ層３に完全に被着される。
３をエツチングしないで、その上にあるキャンプ ′層
のｎ−ＧａＡｓ層４を完全に除去するので、後工程でゲ
ート電極を形成する際には、ゲート電極はｎ−ＡｌＧａ
Ａｓ層３に完全に被着される。
第１図（ｅ）は、Ｓｉ０２膜５の開口部１２からゲート
電極材料を蒸着により被着してゲート電極１４を形成し
た状態である。
電極材料を蒸着により被着してゲート電極１４を形成し
た状態である。
キャンプ層のｎ−ＧａＡｓ層３の開口孔１３が等方性エ
ツチングがなされて、ゲート電極１４の幅よりも大きい
ために、キャップ層のｎ−ＧａＡｓ層３とゲート電極１
４が接合することなく、従って漏洩電流が流れず、ゲー
ト逆方向耐圧は６ボルト程度になって、従来の１．５ボ
ルトに比較して著しく改善され、又ゲート抵抗も従来に
比較して同等であることが確認された。
ツチングがなされて、ゲート電極１４の幅よりも大きい
ために、キャップ層のｎ−ＧａＡｓ層３とゲート電極１
４が接合することなく、従って漏洩電流が流れず、ゲー
ト逆方向耐圧は６ボルト程度になって、従来の１．５ボ
ルトに比較して著しく改善され、又ゲート抵抗も従来に
比較して同等であることが確認された。
ＩＣ回路で、Ｅ−ＨＥＭＴ（エンハンスメントモードＨ
ＥＭＴ）とＤ−ＨＥＭＴ（デプレッションモードＨＥＭ
Ｔ）の双方を同一ウェハ上に形成する場合には、Ｅ−Ｈ
ＥＭＴとＤ−ＨＥＭＴの構成が異なるために、Ｅ−ＨＥ
ＭＴとＤ−ＨＥＭＴの双方の素子にドライエツチングを
採用するためには、キャップ層にＤ−ＨＥＭＴのストッ
プ層を設けた構造が考えられる。
ＥＭＴ）とＤ−ＨＥＭＴ（デプレッションモードＨＥＭ
Ｔ）の双方を同一ウェハ上に形成する場合には、Ｅ−Ｈ
ＥＭＴとＤ−ＨＥＭＴの構成が異なるために、Ｅ−ＨＥ
ＭＴとＤ−ＨＥＭＴの双方の素子にドライエツチングを
採用するためには、キャップ層にＤ−ＨＥＭＴのストッ
プ層を設けた構造が考えられる。
第２図は、このようなストップ層があるＨＥＭＴの断面
図であるが、基板２１の表面に順次アンドープのＧ ａ
Ａ ｓ Ｎ ２２を６０００人、導電性ＡｌＧａＡｓ
層２３を厚みが３００人、キャップ層としてアンドープ
のＧａＡｓ層２４を厚みが１００人とストップ層として
導電性ＡｔＧａＡｓ屓２５を厚みが５０人、更に最上層
に厚みＹが６００人程金波導電性ＧａＡｓ層２６が積層
されている。
図であるが、基板２１の表面に順次アンドープのＧ ａ
Ａ ｓ Ｎ ２２を６０００人、導電性ＡｌＧａＡｓ
層２３を厚みが３００人、キャップ層としてアンドープ
のＧａＡｓ層２４を厚みが１００人とストップ層として
導電性ＡｔＧａＡｓ屓２５を厚みが５０人、更に最上層
に厚みＹが６００人程金波導電性ＧａＡｓ層２６が積層
されている。
このようなストップ層付構造の場合でも製造方法は同様
で、この場合にはＤ−ＨＥＭＴのゲートの逆方向耐圧を
高めるために、キャップ層の厚みが４５０ Å以上であ
るとすると、最低４５０ 人のウェットエツチングが必
要である。
で、この場合にはＤ−ＨＥＭＴのゲートの逆方向耐圧を
高めるために、キャップ層の厚みが４５０ Å以上であ
るとすると、最低４５０ 人のウェットエツチングが必
要である。
第３図（ａ）〜第３図ＦｄｌはＥ−ＨＥＭＴとＤ−ＨＥ
ＭＴを作り分ける際の製造方法を示すもので、第３図（
ａ）は、Ｅ ＨＥＭＴのみを最初にウェットエツチン
グ２７．を行い、ストップ層２５の手前までの深さＸだ
けエツチングし、第３図（′ｂ）はＥ−ＨＥＭＴ２８と
Ｄ−ＨＥＭＴ２９の双方のゲート部にウェットエ・ノチ
ングを施して、Ｅ−ＨＥＭＴ側がストップ層を越えた所
でウェットエツチングを停止させ、次に第３図（Ｃ１に
示すように、Ｅ−ＨＥＭＴとＤ−ＨＥＭＴの双方にドラ
イリセスエッチングを行なう。
ＭＴを作り分ける際の製造方法を示すもので、第３図（
ａ）は、Ｅ ＨＥＭＴのみを最初にウェットエツチン
グ２７．を行い、ストップ層２５の手前までの深さＸだ
けエツチングし、第３図（′ｂ）はＥ−ＨＥＭＴ２８と
Ｄ−ＨＥＭＴ２９の双方のゲート部にウェットエ・ノチ
ングを施して、Ｅ−ＨＥＭＴ側がストップ層を越えた所
でウェットエツチングを停止させ、次に第３図（Ｃ１に
示すように、Ｅ−ＨＥＭＴとＤ−ＨＥＭＴの双方にドラ
イリセスエッチングを行なう。
第３図［ｄ）はゲート電極３ｏ、３１を形成した断面図
である。
である。
このようにすれば、Ｅ−ＨＥＭＴはストップ層の下の導
電性ＡｌＧａＡｓ層で、Ｄ−ＨＥＭＴはストップ層でエ
ツチングが停止し、所望のしきい値電圧のＦＥＴが得ら
れる。
電性ＡｌＧａＡｓ層で、Ｄ−ＨＥＭＴはストップ層でエ
ツチングが停止し、所望のしきい値電圧のＦＥＴが得ら
れる。
例えば、ストップ層の厚みを５０人とすると、Ｙ ＋５
０− Ｘ ＞４５０ （人）の関係が必要になり、Ｘ
は通常２００〜４００人であるので、Ｙは６００Å以上
必要になる。
０− Ｘ ＞４５０ （人）の関係が必要になり、Ｘ
は通常２００〜４００人であるので、Ｙは６００Å以上
必要になる。
第２図（ｅｌは、最後にゲートメタルを形成した状態で
ある。
ある。
以上詳細に説明したように本発明の半導体装置の製造方
法を採用することにより、高性能のＨＥＭＴが供し得る
という効果大なるものがある。
法を採用することにより、高性能のＨＥＭＴが供し得る
という効果大なるものがある。
第１図は本発明の半導体装置の製造工程を説明するため
の断面図、 第２図はスト・ノブ層があるＨＥＭＴの断面図、第３図
はＥ−ＨＥＭＴとＤ−ＨＥＭＴの製造工程を説明するた
めの断面図、 第４図は、従来の半導体装置の製造工程を説明するため
の断面図、 図において、１ば基板、２ばＧａＡｓ化合物層、３は導
電性ＡＩＧａＡｓＦｉ、４は導電性ＧａＡｓＪｉｉ、
５は二酸化シリコン膜、６はソース電極、７はドレイン
電極、１■は二酸化シリコン膜、１２は開口部、１３は
開口孔、１４はゲート電極をそれぞれ示す。 第３図 第 ４ 図
の断面図、 第２図はスト・ノブ層があるＨＥＭＴの断面図、第３図
はＥ−ＨＥＭＴとＤ−ＨＥＭＴの製造工程を説明するた
めの断面図、 第４図は、従来の半導体装置の製造工程を説明するため
の断面図、 図において、１ば基板、２ばＧａＡｓ化合物層、３は導
電性ＡＩＧａＡｓＦｉ、４は導電性ＧａＡｓＪｉｉ、
５は二酸化シリコン膜、６はソース電極、７はドレイン
電極、１■は二酸化シリコン膜、１２は開口部、１３は
開口孔、１４はゲート電極をそれぞれ示す。 第３図 第 ４ 図
Claims (1)
- 基板表面に、順次ガリウム砒素化合物層、導電性のアル
ミニウムガリウム砒素化合物層、導電性のガリウム砒素
化合物層を積層して所定領域をメサエッチングする工程
と、その表面の所定領域にオーミック電極材料を被着し
てソース電極とドレイン電極を形成する工程と、ゲート
電極形成領域に絶縁膜を被着して所定領域を開口する工
程と、該開口部から上記導電性のガリウム砒素化合物層
の大部分をウェットエッチングを行なった後、残りの厚
み分をドライエッチングを行って、上記導電性のアルミ
ニウムガリウム砒素化合物層までエッチングを行った後
、上記開口部からゲート電極材料を所定領域に被着して
ゲート電極を形成する工程を含んでなることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188442A JPS6165480A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188442A JPS6165480A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165480A true JPS6165480A (ja) | 1986-04-04 |
| JPH0329303B2 JPH0329303B2 (ja) | 1991-04-23 |
Family
ID=16223750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188442A Granted JPS6165480A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6165480A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63222462A (ja) * | 1987-03-12 | 1988-09-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006278813A (ja) * | 2005-03-30 | 2006-10-12 | Eudyna Devices Inc | スイッチ回路並びに半導体装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51105148A (en) * | 1974-12-18 | 1976-09-17 | Atomenergi Ab | Tairyudanbosochi oyobi sonoseizohoho |
| JPS5222707B2 (ja) * | 1973-06-08 | 1977-06-18 | ||
| JPS54130649U (ja) * | 1978-03-03 | 1979-09-11 | ||
| JPS57175887A (en) * | 1981-04-24 | 1982-10-28 | Toshiba Corp | Heat exchanger |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254665A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
-
1984
- 1984-09-07 JP JP59188442A patent/JPS6165480A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222707B2 (ja) * | 1973-06-08 | 1977-06-18 | ||
| JPS51105148A (en) * | 1974-12-18 | 1976-09-17 | Atomenergi Ab | Tairyudanbosochi oyobi sonoseizohoho |
| JPS54130649U (ja) * | 1978-03-03 | 1979-09-11 | ||
| JPS57175887A (en) * | 1981-04-24 | 1982-10-28 | Toshiba Corp | Heat exchanger |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63222462A (ja) * | 1987-03-12 | 1988-09-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006278813A (ja) * | 2005-03-30 | 2006-10-12 | Eudyna Devices Inc | スイッチ回路並びに半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329303B2 (ja) | 1991-04-23 |
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