JPH04336432A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH04336432A JPH04336432A JP10790391A JP10790391A JPH04336432A JP H04336432 A JPH04336432 A JP H04336432A JP 10790391 A JP10790391 A JP 10790391A JP 10790391 A JP10790391 A JP 10790391A JP H04336432 A JPH04336432 A JP H04336432A
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- Pending
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- 239000010410 layer Substances 0.000 description 37
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 19
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- 239000004065 semiconductor Substances 0.000 description 11
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- 239000000758 substrate Substances 0.000 description 4
- 239000011247 coating layer Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、リセス構造の改良に係
る電界効果トランジスタに関するものである。
る電界効果トランジスタに関するものである。
【０００２】
【従来の技術】高周波用電界効果トランジスタ、とりわ
けＧａＡｓを用いたショットキーバリア型電界効果トラ
ンジスタ（ＧａＡｓＭＥＳＦＥＴ）はＳｉバイポーラト
ランジスタの特性限界を打破するマイクロ波トランジス
タとしてすでに実用化され、多くの実績を上げている。 このようなマイクロ波領域において高利得，高効率で、
かつ高信頼度のＧａＡｓＭＥＳＦＥＴを得るには、ソー
ス抵抗を低減しドレイン耐圧を高くすることが重要であ
る。このような要求に応えるべく、通常高出力用として
のＧａＡｓＭＥＳＦＥＴはゲート電極部をリセス構造と
し、その最適化を行うことにより、目的が達成されてい
ることは周知である。
けＧａＡｓを用いたショットキーバリア型電界効果トラ
ンジスタ（ＧａＡｓＭＥＳＦＥＴ）はＳｉバイポーラト
ランジスタの特性限界を打破するマイクロ波トランジス
タとしてすでに実用化され、多くの実績を上げている。 このようなマイクロ波領域において高利得，高効率で、
かつ高信頼度のＧａＡｓＭＥＳＦＥＴを得るには、ソー
ス抵抗を低減しドレイン耐圧を高くすることが重要であ
る。このような要求に応えるべく、通常高出力用として
のＧａＡｓＭＥＳＦＥＴはゲート電極部をリセス構造と
し、その最適化を行うことにより、目的が達成されてい
ることは周知である。
【０００３】従来のリセス構造の第１の例としては、図
５の要部断面図に示すように、厚い動作層に深い１段の
凹部を形成し、その中にゲート電極を配置するものであ
る。すなわち、図５において、１１は半絶縁性ＧａＡｓ
基板、１２は厚い動作層であるｎ型ＧａＡｓ半導体層、
１３はソース電極、１４はドレイン電極、１５は前記ｎ
型ＧａＡｓ半導体層１２に形成された１段の凹部、１６
はこの凹部１５中に形成されたゲート電極である。
５の要部断面図に示すように、厚い動作層に深い１段の
凹部を形成し、その中にゲート電極を配置するものであ
る。すなわち、図５において、１１は半絶縁性ＧａＡｓ
基板、１２は厚い動作層であるｎ型ＧａＡｓ半導体層、
１３はソース電極、１４はドレイン電極、１５は前記ｎ
型ＧａＡｓ半導体層１２に形成された１段の凹部、１６
はこの凹部１５中に形成されたゲート電極である。
【０００４】第２の例としては、図６の要部断面図に示
すように、比較的厚い動作層に多段（図６では２段）の
凹部を形成し、その最深部にゲート電極を配置するもの
である。すなわち、図６において、２１は半絶縁性Ｇａ
Ａｓ基板、２２は比較的厚い動作層であるｎ型ＧａＡｓ
半導体層、２３はソース電極、２４はドレイン電極、２
５はｎ型ＧａＡｓ半導体層２２中に形成された多段の凹
部、２６はこの多段の凹部２５中の最深部に形成された
ゲート電極である（特願昭６３−４８８２７号参照）。
すように、比較的厚い動作層に多段（図６では２段）の
凹部を形成し、その最深部にゲート電極を配置するもの
である。すなわち、図６において、２１は半絶縁性Ｇａ
Ａｓ基板、２２は比較的厚い動作層であるｎ型ＧａＡｓ
半導体層、２３はソース電極、２４はドレイン電極、２
５はｎ型ＧａＡｓ半導体層２２中に形成された多段の凹
部、２６はこの多段の凹部２５中の最深部に形成された
ゲート電極である（特願昭６３−４８８２７号参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
第１の例においては、ゲート電極１６，ソース電極１３
間に厚い動作層であるｎ型ＧａＡｓ半導体層１２が存在
することから、ソース抵抗の低減には有効であるが、反
面ゲート電極１６，ドレイン電極１４間にも厚い動作層
であるｎ型ＧａＡｓ半導体層１２が同様に存在すること
から、必然的に動作層不純物濃度と動作層厚みの積の積
分値、すなわちチャージ量が増大し、ゲート電極１６か
らドレイン電極１４への空乏層の延びが制限され、その
結果、電界強度が増大する。したがって、高耐圧化には
不向きという問題がある。
第１の例においては、ゲート電極１６，ソース電極１３
間に厚い動作層であるｎ型ＧａＡｓ半導体層１２が存在
することから、ソース抵抗の低減には有効であるが、反
面ゲート電極１６，ドレイン電極１４間にも厚い動作層
であるｎ型ＧａＡｓ半導体層１２が同様に存在すること
から、必然的に動作層不純物濃度と動作層厚みの積の積
分値、すなわちチャージ量が増大し、ゲート電極１６か
らドレイン電極１４への空乏層の延びが制限され、その
結果、電界強度が増大する。したがって、高耐圧化には
不向きという問題がある。
【０００６】第２の例においては、ゲート電極２６，ド
レイン電極２４間の前記チャージ量が低減でき、高耐圧
化には有利となるが、反面ゲート電極２６，ソース電極
２３間のチャージ量は小さくなり、ソース抵抗は増大す
る傾向となる。
レイン電極２４間の前記チャージ量が低減でき、高耐圧
化には有利となるが、反面ゲート電極２６，ソース電極
２３間のチャージ量は小さくなり、ソース抵抗は増大す
る傾向となる。
【０００７】本発明は、上記のような従来の問題点を解
消するためになされたもので、ソース抵抗の増大を抑え
、併せて任意に高耐圧化が達成できるリセス構造を有す
る電界効果トランジスタを得ることを目的とする。
消するためになされたもので、ソース抵抗の増大を抑え
、併せて任意に高耐圧化が達成できるリセス構造を有す
る電界効果トランジスタを得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る電界効果ト
ランジスタは、多段リセス構造におけるソース電極側の
リセス幅よりドレイン電極側のリセス幅の方を大きくし
たものである。
ランジスタは、多段リセス構造におけるソース電極側の
リセス幅よりドレイン電極側のリセス幅の方を大きくし
たものである。
【０００９】
【作用】本発明における電界効果トランジスタにおいて
は、ソース電極側の動作層チャージ量は大きくでき、ソ
ース抵抗が低減できる。ドレイン電極側においては、リ
セス幅の最適化により性能を維持し、かつ動作層チャー
ジ量の低減効果により高耐圧化が達成できる。
は、ソース電極側の動作層チャージ量は大きくでき、ソ
ース抵抗が低減できる。ドレイン電極側においては、リ
セス幅の最適化により性能を維持し、かつ動作層チャー
ジ量の低減効果により高耐圧化が達成できる。
【００１０】
【実施例】以下、本発明の一実施例を図について説明す
る。図１〜図４は本発明による電界効果トランジスタの
一実施例の主要製造工程を示す断面図である。まず、図
１（ａ）に示すように、半絶縁性ＧａＡｓ基板１上に周
知の結晶成長法により生成されたｎ型ＧａＡｓ半導体層
２の表面に、例えばＡｕＧｅ（合金）、ＮｉおよびＡｕ
の３層からなるソース電極３およびドレイン電極４が所
定の間隔で形成された試料ウエハを用意する。この後、
図１（ｂ）に示すように試料ウエハ全面に亙り、例えば
Ｓｉ３ Ｎ４ 膜からなる絶縁膜５を５００〜１０００
Åの厚さに形成する。次いで、図１（ｃ）に示すように
、絶縁膜５上の所望の位置に所定幅の開孔部を有し、他
を覆うホトレジスト層６を形成する。続いて、図２（ａ
）に示すように、ホトレジスト層６をマスクとして、例
えばＲＩＥ法等により絶縁膜５をホトレジスト層６の開
孔部と同一形状で除去する。次に、図２（ｂ）に示すよ
うに、ホトレジスト層６および絶縁膜５をマスクとして
ｎ型ＧａＡｓ半導体層２を所定の深さ、例えば５００〜
１０００Å堀り込み、第１のリセス領域７を形成する。 その後、図２（ｃ）に示すように、試料ウエハ全面に、
例えばＴｉからなる厚さ数百Åの被覆層８を形成する。 この場合、被覆層８は、ホトレジスト層６上とホトレジ
スト層６の開孔部，絶縁膜５の開孔部，第１のリセス領
域７の各々のソース電極３側の側面のみに形成されるよ
う斜め方向から被着される。続いて、図３（ａ）に示す
ように、ホトレジスト層６下の絶縁膜５を所定の位置ま
で、例えばウエットエッチングにより除去する。この場
合、被覆層８の被着されたソース電極３側の絶縁膜５は
除去されず、エッチングはドレイン電極４側のみに進行
する。しかる後、図３（ｂ）に示すように、被覆層８の
みを選択的に除去する。その後、図３（ｃ）に示すよう
に、ホトレジスト層６をマスクとして、絶縁膜５を、例
えばウエットエッチングにより所定の幅に除去する。こ
れにより、絶縁膜５はソース電極３側では狭く、ドレイ
ン電極４側では広く、リセス領域７に対し非対称な形で
除去される。その後、図４（ａ）に示すように、ホトレ
ジスト層６および絶縁膜５をマスクとしてｎ型ＧａＡｓ
半導体層２を所定のピンチオフ電圧あるいは所定のドレ
イン電流となるまで堀り込む。この結果、ソース電極３
側とドレイン電極４側で異なる形状を有する非対称２段
リセス領域９が得られる。次いで、図４（ｂ）に示すよ
うに、所定のゲート電極材料１０′、例えばＡｌを所定
の厚さ被着させ、不要部分（ホトレジスト層６およびホ
トレジスト層６上のゲート電極材料１０′を除去するこ
とにより、図４（ｃ）に示すようなソース電極３側で狭
く、ドレイン電極４側で広い非対称２段リセス領域９の
中にゲート電極１０が配置された構造を得る。
る。図１〜図４は本発明による電界効果トランジスタの
一実施例の主要製造工程を示す断面図である。まず、図
１（ａ）に示すように、半絶縁性ＧａＡｓ基板１上に周
知の結晶成長法により生成されたｎ型ＧａＡｓ半導体層
２の表面に、例えばＡｕＧｅ（合金）、ＮｉおよびＡｕ
の３層からなるソース電極３およびドレイン電極４が所
定の間隔で形成された試料ウエハを用意する。この後、
図１（ｂ）に示すように試料ウエハ全面に亙り、例えば
Ｓｉ３ Ｎ４ 膜からなる絶縁膜５を５００〜１０００
Åの厚さに形成する。次いで、図１（ｃ）に示すように
、絶縁膜５上の所望の位置に所定幅の開孔部を有し、他
を覆うホトレジスト層６を形成する。続いて、図２（ａ
）に示すように、ホトレジスト層６をマスクとして、例
えばＲＩＥ法等により絶縁膜５をホトレジスト層６の開
孔部と同一形状で除去する。次に、図２（ｂ）に示すよ
うに、ホトレジスト層６および絶縁膜５をマスクとして
ｎ型ＧａＡｓ半導体層２を所定の深さ、例えば５００〜
１０００Å堀り込み、第１のリセス領域７を形成する。 その後、図２（ｃ）に示すように、試料ウエハ全面に、
例えばＴｉからなる厚さ数百Åの被覆層８を形成する。 この場合、被覆層８は、ホトレジスト層６上とホトレジ
スト層６の開孔部，絶縁膜５の開孔部，第１のリセス領
域７の各々のソース電極３側の側面のみに形成されるよ
う斜め方向から被着される。続いて、図３（ａ）に示す
ように、ホトレジスト層６下の絶縁膜５を所定の位置ま
で、例えばウエットエッチングにより除去する。この場
合、被覆層８の被着されたソース電極３側の絶縁膜５は
除去されず、エッチングはドレイン電極４側のみに進行
する。しかる後、図３（ｂ）に示すように、被覆層８の
みを選択的に除去する。その後、図３（ｃ）に示すよう
に、ホトレジスト層６をマスクとして、絶縁膜５を、例
えばウエットエッチングにより所定の幅に除去する。こ
れにより、絶縁膜５はソース電極３側では狭く、ドレイ
ン電極４側では広く、リセス領域７に対し非対称な形で
除去される。その後、図４（ａ）に示すように、ホトレ
ジスト層６および絶縁膜５をマスクとしてｎ型ＧａＡｓ
半導体層２を所定のピンチオフ電圧あるいは所定のドレ
イン電流となるまで堀り込む。この結果、ソース電極３
側とドレイン電極４側で異なる形状を有する非対称２段
リセス領域９が得られる。次いで、図４（ｂ）に示すよ
うに、所定のゲート電極材料１０′、例えばＡｌを所定
の厚さ被着させ、不要部分（ホトレジスト層６およびホ
トレジスト層６上のゲート電極材料１０′を除去するこ
とにより、図４（ｃ）に示すようなソース電極３側で狭
く、ドレイン電極４側で広い非対称２段リセス領域９の
中にゲート電極１０が配置された構造を得る。
【００１１】このように上記実施例では、ゲート電極１
０に対しリセス構造を非対称とし、ソース電極３側とド
レイン電極４側の動作領域（ｎ型ＧａＡｓ半導体層２）
のチャージ量を任意に変化させることができ、ソース抵
抗増大の抑制とドレイン耐圧の高耐圧化が同時に達成で
きる。
０に対しリセス構造を非対称とし、ソース電極３側とド
レイン電極４側の動作領域（ｎ型ＧａＡｓ半導体層２）
のチャージ量を任意に変化させることができ、ソース抵
抗増大の抑制とドレイン耐圧の高耐圧化が同時に達成で
きる。
【００１２】なお、上記実施例では、リセス形状が２段
の場合を述べたが、本発明はこれに限定されるものでは
なく、２段以上の全ての場合に対しても広く適用できる
。また、上記実施例では、ＧａＡｓＭＥＳＦＥＴの場合
について述べたが、ＧａＡｓ以外の他の半導体材料を用
いた電界効果トランジスタについても適用できることは
いうまでもない。
の場合を述べたが、本発明はこれに限定されるものでは
なく、２段以上の全ての場合に対しても広く適用できる
。また、上記実施例では、ＧａＡｓＭＥＳＦＥＴの場合
について述べたが、ＧａＡｓ以外の他の半導体材料を用
いた電界効果トランジスタについても適用できることは
いうまでもない。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極に対するリセス構造が非対称な形をとり、ソ
ース電極側とドレイン電極側のリセス領域幅を変化（ソ
ース電極側≦ドレイン電極側）させることにより、動作
層のチャージ量が効率的に制御でき、ソース抵抗の増大
を抑え、ドレイン耐圧の高耐圧が同時に達成できる。
ゲート電極に対するリセス構造が非対称な形をとり、ソ
ース電極側とドレイン電極側のリセス領域幅を変化（ソ
ース電極側≦ドレイン電極側）させることにより、動作
層のチャージ量が効率的に制御でき、ソース抵抗の増大
を抑え、ドレイン耐圧の高耐圧が同時に達成できる。
【図１】本発明の実施例の電界効果トランジスタの製造
工程を示す断面図である。
工程を示す断面図である。
【図２】図１に引き続く工程を示す断面図である。
【図３】図２に引き続く工程を示す断面図である。
【図４】図３に引き続く工程を示す断面図である。
【図５】従来の電界効果トランジスタの構造断面図であ
る。
る。
【図６】従来の他の電界効果トランジスタの構造断面図
である。
である。
１ 半絶縁性ＧａＡｓ基板
２ ｎ型ＧａＡｓ半導体層
３ ソース電極
４ ドレイン電極
５ 絶縁膜
６ ホトレジスト層
７ 第１のリセス領域
８ 被覆層
９ 非対称２段リセス領域
１０ ゲート電極
Claims (1)
- 【請求項１】ゲート，ソースおよびドレインの各電極を
備え、前記ゲート電極が所定の深さと幅に蝕刻された多
段の凹部の中に形成される多段リセス構造の電界効果ト
ランジスタにおいて、前記ソース電極側よりドレイン電
極側が大きなリセス幅からなることを特徴とする電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10790391A JPH04336432A (ja) | 1991-05-14 | 1991-05-14 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10790391A JPH04336432A (ja) | 1991-05-14 | 1991-05-14 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336432A true JPH04336432A (ja) | 1992-11-24 |
Family
ID=14470994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10790391A Pending JPH04336432A (ja) | 1991-05-14 | 1991-05-14 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330325A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 電界効果トランジスタおよび製造方法 |
| US5886373A (en) * | 1997-01-27 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
-
1991
- 1991-05-14 JP JP10790391A patent/JPH04336432A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330325A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 電界効果トランジスタおよび製造方法 |
| US5886373A (en) * | 1997-01-27 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
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