JPS6199380A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6199380A JPS6199380A JP22150484A JP22150484A JPS6199380A JP S6199380 A JPS6199380 A JP S6199380A JP 22150484 A JP22150484 A JP 22150484A JP 22150484 A JP22150484 A JP 22150484A JP S6199380 A JPS6199380 A JP S6199380A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はへテロ接合の電界効果トランジスタ（ＦＥＴ）
の構造と製造方法に関する。
の構造と製造方法に関する。
ヘテロ接合素子として高易動汝トランジスタ（ＨＥＭＴ
）等があるが、このようなＦＥＴの構造の１つとして基
板のゲート電極形成領域をエツチングして薄くシ、チャ
ネルコンダクタンスを制御するリセス構造が多く用いら
れている。。
）等があるが、このようなＦＥＴの構造の１つとして基
板のゲート電極形成領域をエツチングして薄くシ、チャ
ネルコンダクタンスを制御するリセス構造が多く用いら
れている。。
従って、リセス形成の制御性がよく、しかも素子の信顛
性の高い構造が要望される。
性の高い構造が要望される。
第２図（ａｌ乃至（ｃｌは製造工程順に示された従来例
によるヘテロ接合ＦＥＴの断面図である。
によるヘテロ接合ＦＥＴの断面図である。
第２図（ａｌは素子形成に用いる分子線エピタキシャル
成長（ＭＢＥ）のエピタキシャル層構造である。
成長（ＭＢＥ）のエピタキシャル層構造である。
図において、ガリウム砒素（ＧａＡｓ）基板１の上にＭ
ＢＨにより、２次元電子ガス形成層としてアンドープの
ＧａＡｓＮ２と、２次元電子ガス供給層としてｎ型アル
°ミニウムガリウム砒素（ｎ −ＡＩＧａＡｓ）ＩＷ３
と、キャップ層としてｎ型ガリウム砒素（ｎ−Ｇａ＾３
）層４を順次連続成長する。
ＢＨにより、２次元電子ガス形成層としてアンドープの
ＧａＡｓＮ２と、２次元電子ガス供給層としてｎ型アル
°ミニウムガリウム砒素（ｎ −ＡＩＧａＡｓ）ＩＷ３
と、キャップ層としてｎ型ガリウム砒素（ｎ−Ｇａ＾３
）層４を順次連続成長する。
第２図（ｂｌにおいて、金ゲルマニウム／金（ＡｕＧｅ
／ Ａ ｕ’ ）を順次蒸着してソース電極５とドレイ
ン電極６を形成する。
／ Ａ ｕ’ ）を順次蒸着してソース電極５とドレイ
ン電極６を形成する。
つぎにレジスト７を基板全面に塗布し、通常のりソゲラ
フイエ程によりレジスト７をバターニングしてゲート形
成領域を開口し、残ったレジスト７をマスクにして、二
塩化二弗化炭素（ＣＣｌｍｈ）をエッチャントとして含
むドライエツチングにより、ｎ−ＡｌＧａＡｓＮ３が露
出するまで、ｎ−ＧａＡｓＮ４を基板に対し垂直方向の
異方性エツチングを行い、リセスを形成する。
フイエ程によりレジスト７をバターニングしてゲート形
成領域を開口し、残ったレジスト７をマスクにして、二
塩化二弗化炭素（ＣＣｌｍｈ）をエッチャントとして含
むドライエツチングにより、ｎ−ＡｌＧａＡｓＮ３が露
出するまで、ｎ−ＧａＡｓＮ４を基板に対し垂直方向の
異方性エツチングを行い、リセスを形成する。
上記のＣＣｈＦｓをエッチャントとして、￥＆ｌ’ａの
圧力で行うリアクティブイオンエツチング（ＲＩ Ｅ）
は選択性のドライエツチングで、ＧａＡｓに対するエツ
チングレートはＡｌＧａＡｓに対するそれの〜２００倍
である。
圧力で行うリアクティブイオンエツチング（ＲＩ Ｅ）
は選択性のドライエツチングで、ＧａＡｓに対するエツ
チングレートはＡｌＧａＡｓに対するそれの〜２００倍
である。
従ってエツチングはｎ−ＡＩＧａＡｓ［３が露出すると
、エツチングはここで停止する。
、エツチングはここで停止する。
第２図［Ｃ１において、ゲート電極８としてアルミニウ
ム（＾１）をリセスのソース側の肩にかかるように斜め
Ｍ着をして被着する。
ム（＾１）をリセスのソース側の肩にかかるように斜め
Ｍ着をして被着する。
この場合リセスの底面のｎ −ＡＩＧａＡｓｌｇ） ３
はドレイン側において露出する。
はドレイン側において露出する。
このように、ゲート電極７を斜めに被着してソース抵抗
を小さくし、ドレイン耐圧を上げることができる。
を小さくし、ドレイン耐圧を上げることができる。
ゲート領域のリセスエッチングにはウェットエツチング
とドライエツチングと両方あるが、ウェットエツチング
は深いエツチングを行うと、等方性エツチングのためサ
イドエツチングを生じ、ゲート電極のソース側にリセス
ができソース抵抗を上げ、かつリセスの深さの制御性は
良くない。
とドライエツチングと両方あるが、ウェットエツチング
は深いエツチングを行うと、等方性エツチングのためサ
イドエツチングを生じ、ゲート電極のソース側にリセス
ができソース抵抗を上げ、かつリセスの深さの制御性は
良くない。
これに対してＣＣＣ１１Ｆをエッチャントとする選択性
ドライエツチングでは、エツチングはＧａＡｓ層のみで
進行し、ＡｌＧａＡｓ層表面で停止するため、異方性エ
ツチングを高精度で行うことができる。
ドライエツチングでは、エツチングはＧａＡｓ層のみで
進行し、ＡｌＧａＡｓ層表面で停止するため、異方性エ
ツチングを高精度で行うことができる。
特にリセス形成後の２次元電子ガス供格層であるｎ−Ａ
ＩＧａＡｓＮの厚さによりＦＥＴのしきい値電圧Ｖいが
決まるため、選択性ドライエツチングを用いることは極
めて有利である。
ＩＧａＡｓＮの厚さによりＦＥＴのしきい値電圧Ｖいが
決まるため、選択性ドライエツチングを用いることは極
めて有利である。
しかしながら、この場合ソース抵抗低減のため従来例の
ようにゲート電極を斜め蒸着により被着するとゲートと
ドレイン間にＡｌＧａＡｓ層が露出する。
ようにゲート電極を斜め蒸着により被着するとゲートと
ドレイン間にＡｌＧａＡｓ層が露出する。
このＡＩＧａＡｓは素子表面に存在する場合、酸化しゃ
すく不安定な物質であるため、素子の信頼性を低下させ
る。
すく不安定な物質であるため、素子の信頼性を低下させ
る。
上記問題点の解決は、ガリウム砒素基板上に、２次元電
子ガス形成層としてアンドープのガリウム砒素層と、２
次元電子ガス供給層として第１のアルミニウムガリウム
砒素層と、キャンプ層とを順次被着し、かつ該キャンプ
層は第１のガリウム砒素層と第２のアルミニウムガリウ
ム砒素層と第２のガリウム砒素層とを順次被着してなり
、ゲート形成領域の該第２のガリウム砒素層と該第２の
アルミニウムガリウム砒素層とを除去してリセスを形成
し、該リセスの片側のＬＩｍ壁を覆ってゲート電極を形
成して、該リセス底面の第１のガリウム砒素層の１部を
露出させてなる本発明による半導体装置、およびガリウ
ム砒素基板上に、アンドープのガリウム砒素層と、第１
のアルミニウムガリウム砒素層と、第１のガリウム砒素
層と、第２のアルミニウムガリウム砒素Ｉりと、第２の
ガリウム砒素層とを順次被着し、ゲート形成領域の該第
２のガリウム砒素層を選択的にエツチングして該第２の
アルミニウムガリウム砒素層でエツチングを停止させ、
ついで該第２のアルミニウムガリウム砒素層を除去して
リセスを形成し、該リセスの片側の側壁を覆い、かつ該
リセス底面の第１のガリウム砒素層の１部を露出させて
ゲート電極を形成する本発明による半導体装置の製造方
法により達成される。
子ガス形成層としてアンドープのガリウム砒素層と、２
次元電子ガス供給層として第１のアルミニウムガリウム
砒素層と、キャンプ層とを順次被着し、かつ該キャンプ
層は第１のガリウム砒素層と第２のアルミニウムガリウ
ム砒素層と第２のガリウム砒素層とを順次被着してなり
、ゲート形成領域の該第２のガリウム砒素層と該第２の
アルミニウムガリウム砒素層とを除去してリセスを形成
し、該リセスの片側のＬＩｍ壁を覆ってゲート電極を形
成して、該リセス底面の第１のガリウム砒素層の１部を
露出させてなる本発明による半導体装置、およびガリウ
ム砒素基板上に、アンドープのガリウム砒素層と、第１
のアルミニウムガリウム砒素層と、第１のガリウム砒素
層と、第２のアルミニウムガリウム砒素Ｉりと、第２の
ガリウム砒素層とを順次被着し、ゲート形成領域の該第
２のガリウム砒素層を選択的にエツチングして該第２の
アルミニウムガリウム砒素層でエツチングを停止させ、
ついで該第２のアルミニウムガリウム砒素層を除去して
リセスを形成し、該リセスの片側の側壁を覆い、かつ該
リセス底面の第１のガリウム砒素層の１部を露出させて
ゲート電極を形成する本発明による半導体装置の製造方
法により達成される。
本発明によれば、異方性の選択ドライエツチングにより
斜め蒸着によるゲート電極の形成が可能となり、またリ
セス深さの制御性が良くなる。
斜め蒸着によるゲート電極の形成が可能となり、またリ
セス深さの制御性が良くなる。
またエピタキシャル層構造のキャップ層のＧａＡｓ層に
ＡｌＧａＡｓ層を挟むことにより上記の選択エツチング
を適用して精度よくリセスを形成し、かつリセス底面に
不安定なＡｌＧａＡｓを露出させないで、安定なＧａＡ
ａを露出させることにより素子の信頼性を向上すること
ができる。
ＡｌＧａＡｓ層を挟むことにより上記の選択エツチング
を適用して精度よくリセスを形成し、かつリセス底面に
不安定なＡｌＧａＡｓを露出させないで、安定なＧａＡ
ａを露出させることにより素子の信頼性を向上すること
ができる。
ＡｌＧａＡｓは＾！が含まれているため酸化されやすく
経時変化が大きいため、この層は表面に露出しないよう
にすることが望ましい。
経時変化が大きいため、この層は表面に露出しないよう
にすることが望ましい。
第１図（ａｌ乃至（ｄｌは製造工程順に示された本発明
によるヘテロ接合ＦＥＴの断面図である。
によるヘテロ接合ＦＥＴの断面図である。
第１図＋ａｌは素゛子形成に用いるＭＢＨのエピタキシ
ャル層構造である。
ャル層構造である。
図において、Ｇａ＾３恭板ｌの上にＭＢＨにより、２次
元電子ガス形成層としてアンドープのＧａＡｓＮ１０と
、２次元電子ガス供給層として第１のｎ −ＡｌＧａＡ
ｓＮ３と、キャップ層として第１のｎ −ＧａＡｓＪｉ
Ｊ４、第２のｎ−ＡｌＧａＡｓＷ１９ 、第２のｎ −
ＧａＡｓ層１０を順次連続成長する。
元電子ガス形成層としてアンドープのＧａＡｓＮ１０と
、２次元電子ガス供給層として第１のｎ −ＡｌＧａＡ
ｓＮ３と、キャップ層として第１のｎ −ＧａＡｓＪｉ
Ｊ４、第２のｎ−ＡｌＧａＡｓＷ１９ 、第２のｎ −
ＧａＡｓ層１０を順次連続成長する。
第１図山）において、＾ｕＧｅ／Ａｕを順次蒸着してソ
ース電極５とドレイン電極６を形成する。
ース電極５とドレイン電極６を形成する。
つぎにレジスト７を基板全面に塗布し、パクーニングし
てゲート形成餠域を開口し、残ったレジスト７をマスク
にして、ＣＣｌｇＦｔをエッチャントとして敗Ｐａの圧
力で行うＲＩｇによる選択性のドライエツチングを用い
て、ｎ−ＡｌＧａＡｓ層９が露出するまで、ｎ −Ｇａ
ＡｓＮ１０を基板に対し垂直方向の異方性エツチングを
行い、リセスを形成する。
てゲート形成餠域を開口し、残ったレジスト７をマスク
にして、ＣＣｌｇＦｔをエッチャントとして敗Ｐａの圧
力で行うＲＩｇによる選択性のドライエツチングを用い
て、ｎ−ＡｌＧａＡｓ層９が露出するまで、ｎ −Ｇａ
ＡｓＮ１０を基板に対し垂直方向の異方性エツチングを
行い、リセスを形成する。
第１図１ｅ）において、ｎ−八１ＧａＡｓＮ９を弗酸を
エンチャントとするエツチングにより除去する。なおこ
のエツチング深さは非常に小さいためウェハ内の分布は
小さく抑えることができる。
エンチャントとするエツチングにより除去する。なおこ
のエツチング深さは非常に小さいためウェハ内の分布は
小さく抑えることができる。
さらにこのエツチングに沃化カリ（ＩＩ）および沃素（
夏、）をエッチャントとする選択ウェットエツチングを
行えば、ｎ−ＡｌＧａＡｓ層９のみを除去でき、リセス
を高精度に形成できる。
夏、）をエッチャントとする選択ウェットエツチングを
行えば、ｎ−ＡｌＧａＡｓ層９のみを除去でき、リセス
を高精度に形成できる。
、 第１図（ｄｌにおいて、厚さ３０００人のＡＩをリ
セスのソース側の肩にかかるように斜め蒸着をし、レジ
ストをリフトオフすることによりゲート領域以外のＡＩ
を除去してゲート電極８を形成する。 。
セスのソース側の肩にかかるように斜め蒸着をし、レジ
ストをリフトオフすることによりゲート領域以外のＡＩ
を除去してゲート電極８を形成する。 。
以上詳細に説明したように本発明によれば、異方性エツ
チングの効果として斜め蒸着が可能となってソース抵抗
を小さくでき、選択エツチングの効果としては素子特性
のウェハ面内の分布が良く、かつ素子表面にＡｌＧａＡ
ｓが露出しない信頼性の高いヘテロ接合素子が得られる
。
チングの効果として斜め蒸着が可能となってソース抵抗
を小さくでき、選択エツチングの効果としては素子特性
のウェハ面内の分布が良く、かつ素子表面にＡｌＧａＡ
ｓが露出しない信頼性の高いヘテロ接合素子が得られる
。
第１図（ａ）乃至（ｄ）は製造工程順に示された本発明
によるヘテロ接合ＦＥＴの断面図、 第２図（５１）乃至（Ｃ）は製造工程順に示された従来
例によるヘテロ接合ＦＥ’ｒの断面図である。 図において、 ｌはＧａＡｓ基板、 ２はアンドープのＧａＡｓ層 （２次元電子ガス形成層）、 ３は第°ｌのｎ−＾ｌＧａＡｓ１！ （２次元電子ガス供給層）、 ４は第１のｎ−ＧａＡｓ層（キャンプ層）、５は＾ｕＧ
ｅ／＾ｕｗＪ（ソース電極）、６は＾ｕＧｅ／＾ｕＪＩ
（ドレイン電極）、７はレジスト、 ８は＾１層（ゲート電極）、 ９は第２のｎ−＾ＩＧａＡｓＪｌ （キャンプ層）、１
０は第２のｎ−ＧａＡｓ層百（キャ７１Ｎ）を示す。
によるヘテロ接合ＦＥＴの断面図、 第２図（５１）乃至（Ｃ）は製造工程順に示された従来
例によるヘテロ接合ＦＥ’ｒの断面図である。 図において、 ｌはＧａＡｓ基板、 ２はアンドープのＧａＡｓ層 （２次元電子ガス形成層）、 ３は第°ｌのｎ−＾ｌＧａＡｓ１！ （２次元電子ガス供給層）、 ４は第１のｎ−ＧａＡｓ層（キャンプ層）、５は＾ｕＧ
ｅ／＾ｕｗＪ（ソース電極）、６は＾ｕＧｅ／＾ｕＪＩ
（ドレイン電極）、７はレジスト、 ８は＾１層（ゲート電極）、 ９は第２のｎ−＾ＩＧａＡｓＪｌ （キャンプ層）、１
０は第２のｎ−ＧａＡｓ層百（キャ７１Ｎ）を示す。
Claims (2)
- （１）ガリウム砒素基板上に、２次元電子ガス形成層と
してアンドープのガリウム砒素層と、２次元電子ガス供
給層として第１のアルミニウムガリウム砒素層と、キャ
ップ層とを順次被着し、かつ該キャップ層は第１のガリ
ウム砒素層と第２のアルミニウムガリウム砒素層と第２
のガリウム砒素層とを順次被着してなり、ゲート形成領
域の該第２のガリウム砒素層と該第２のアルミニウムガ
リウム砒素層とを除去してリセスを形成し、該リセスの
片側の側壁を覆ってゲート電極を形成して、該リセス底
面の第１のガリウム砒素層の１部を露出させてなること
を特徴とする半導体装置。 - （２）ガリウム砒素基板上に、アンドープのガリウム砒
素層と、第１のアルミニウムガリウム砒素層と、第１の
ガリウム砒素層と、第２のアルミニウムガリウム砒素層
と、第２のガリウム砒素層とを順次被着し、ゲート形成
領域の該第２のガリウム砒素層を選択的にエッチングし
て該第２のアルミニウムガリウム砒素層でエッチングを
停止させ、ついで該第２のアルミニウムガリウム砒素層
を除去してリセスを形成し、該リセスの片側の側壁を覆
い、かつ該リセス底面の第１のガリウム砒素層の１部を
露出させてゲート電極を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22150484A JPS6199380A (ja) | 1984-10-22 | 1984-10-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22150484A JPS6199380A (ja) | 1984-10-22 | 1984-10-22 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6199380A true JPS6199380A (ja) | 1986-05-17 |
| JPH0217934B2 JPH0217934B2 (ja) | 1990-04-24 |
Family
ID=16767744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22150484A Granted JPS6199380A (ja) | 1984-10-22 | 1984-10-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6199380A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286768A (ja) * | 1985-10-01 | 1987-04-21 | テレフンケン・エレクトロニク・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | デイプレツシヨン形−電界効果トランジスタ |
| US4889827A (en) * | 1987-09-23 | 1989-12-26 | Siemens Aktiengesellschaft | Method for the manufacture of a MESFET comprising self aligned gate |
| US5027170A (en) * | 1988-09-30 | 1991-06-25 | Sumitomo Electric Industries, Ltd. | Semiconductor device MESFET with upper and lower layers |
| US5181087A (en) * | 1986-02-28 | 1993-01-19 | Hitachi, Ltd. | Semiconductor device and method of producing the same |
| US5412236A (en) * | 1991-07-25 | 1995-05-02 | Oki Electric Industry Co., Ltd. | Compound semiconductor device and method of making it |
| US5548144A (en) * | 1993-03-05 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Recessed gate field effect transistor |
-
1984
- 1984-10-22 JP JP22150484A patent/JPS6199380A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5548144A (en) * | 1993-03-05 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Recessed gate field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0217934B2 (ja) | 1990-04-24 |
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