JPH02292830A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02292830A JPH02292830A JP11302689A JP11302689A JPH02292830A JP H02292830 A JPH02292830 A JP H02292830A JP 11302689 A JP11302689 A JP 11302689A JP 11302689 A JP11302689 A JP 11302689A JP H02292830 A JPH02292830 A JP H02292830A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置およびその製造方法に係り、特に
Ｓ Ｈ （Ｓｔｎｌｅ−１ｅｔｅｒｏ）構造やＤＨ（Ｄ
ｏｕｂｌｅ−１１ｅｔｅｒｏ ）構造を有する砒化ガリ
ウムインジウム／燐化インジウム（ ＩｎＧａＡｓ／ｌ
ｎＰ）系等のへテロバイポーラトランジスタ（Ｈ Ｂ
Ｔ）型の半導体装置およびその製造方法に関する。
Ｓ Ｈ （Ｓｔｎｌｅ−１ｅｔｅｒｏ）構造やＤＨ（Ｄ
ｏｕｂｌｅ−１１ｅｔｅｒｏ ）構造を有する砒化ガリ
ウムインジウム／燐化インジウム（ ＩｎＧａＡｓ／ｌ
ｎＰ）系等のへテロバイポーラトランジスタ（Ｈ Ｂ
Ｔ）型の半導体装置およびその製造方法に関する。
（従来の技術）
燐化インジウム（ｌｎＰ）や砒化ガリウムインジウム（
ＩｎＧａＡｓ）は、砒化ガリウムに比べて電子移動度
が高く、また、燐化インジウムは砒化ガリウムに比べ、
高電界での電子のドリフト速度が高いことから、これら
は、高速動作素子を実現する上で極めて優れた特性を得
ることができる材料である。
ＩｎＧａＡｓ）は、砒化ガリウムに比べて電子移動度
が高く、また、燐化インジウムは砒化ガリウムに比べ、
高電界での電子のドリフト速度が高いことから、これら
は、高速動作素子を実現する上で極めて優れた特性を得
ることができる材料である。
さらに、これら燐化インジウムと砒化ガリウムインジウ
ムとの界面状態密度も、砒化ガリウムアルミニウムと砒
化ガリウムとの界面状態密度に比べて低く、また、燐化
インジウムや砒化ガリウムインジウムの表面再結合速度
も、砒化ガリウムアルミニウムや砒化ガリウムの表面再
結合速度に比べて小さい。
ムとの界面状態密度も、砒化ガリウムアルミニウムと砒
化ガリウムとの界面状態密度に比べて低く、また、燐化
インジウムや砒化ガリウムインジウムの表面再結合速度
も、砒化ガリウムアルミニウムや砒化ガリウムの表面再
結合速度に比べて小さい。
このような特徴から、燐化インジウム／砒化ガリウムイ
ンジウム系（以下１ｎＰ／ｌｎＧａＡｓ）の素子は、砒
化ガリウムアルミニウム／砒化ガリウム系の素子に比べ
本質的に優れたものであると考えられる。
ンジウム系（以下１ｎＰ／ｌｎＧａＡｓ）の素子は、砒
化ガリウムアルミニウム／砒化ガリウム系の素子に比べ
本質的に優れたものであると考えられる。
また、ＩｎＰ／ｌｎＧａＡｓの表面再結合速度か小さい
ことから、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴはエミッタサ
イズを縮小することができ、素子の縮小化が可能である
。
ことから、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴはエミッタサ
イズを縮小することができ、素子の縮小化が可能である
。
さらにまた、Ｉ ｎＰ／ Ｉ ｎＧａＡｓ系ＨＢＴは光
集積回路（Ｏｐｔｏ−Ｅｌｅｃｔｒｉｃ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｌｒｃｕｉｔｓ ）にも適用可能であると
いう利点も有している。
集積回路（Ｏｐｔｏ−Ｅｌｅｃｔｒｉｃ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｌｒｃｕｉｔｓ ）にも適用可能であると
いう利点も有している。
ところで、現在用いられているｌｎＰ／ｌｎＧａＡｓ系
ＨＢＴのうち、ベースーエミッタ接合がへテロ接合を形
成しているシングルへテロ（ＳＨ）構造のものは、第４
図に示すように、半絶縁性のＩｎＰ基板１の表面にバッ
ファ層としての膜厚１μｍのＩｎＰ層２、コレクタコン
タクト層としての膜厚５０００人のｎ”ｌｎＧａ
Ａｓ層３、コレクタ層としてＸ１−Ｘ の膜厚５０００人のｎｌｎＧａＡｓ層４、真性×
１− ｘ ベース層としての膜厚１０００人のｐ”ｌｎＧａＸ
１− ８＾Ｓ５、エミッタ層としての膜厚２０００人のｎＩｎ
Ｐ層６、エミッタキャップ層としての膜厚１０００人の
ｎｌｎ Ｇａ Ａｓ７が順次エビタキシャルＸ１
−Ｘ 成長せしめられてなるもので、メサエツチングにより電
極とりだしを行い、各層に対してＡｕＧｅ／旧層からな
るコレクタ電極１ ０ 、Ａｕ／ＡｕＺ口層からなるベ
ース電極１１、＾ｕＧｅ／Ｎｌ層からなるエミ・ソタ電
極１２が形成されている。
ＨＢＴのうち、ベースーエミッタ接合がへテロ接合を形
成しているシングルへテロ（ＳＨ）構造のものは、第４
図に示すように、半絶縁性のＩｎＰ基板１の表面にバッ
ファ層としての膜厚１μｍのＩｎＰ層２、コレクタコン
タクト層としての膜厚５０００人のｎ”ｌｎＧａ
Ａｓ層３、コレクタ層としてＸ１−Ｘ の膜厚５０００人のｎｌｎＧａＡｓ層４、真性×
１− ｘ ベース層としての膜厚１０００人のｐ”ｌｎＧａＸ
１− ８＾Ｓ５、エミッタ層としての膜厚２０００人のｎＩｎ
Ｐ層６、エミッタキャップ層としての膜厚１０００人の
ｎｌｎ Ｇａ Ａｓ７が順次エビタキシャルＸ１
−Ｘ 成長せしめられてなるもので、メサエツチングにより電
極とりだしを行い、各層に対してＡｕＧｅ／旧層からな
るコレクタ電極１ ０ 、Ａｕ／ＡｕＺ口層からなるベ
ース電極１１、＾ｕＧｅ／Ｎｌ層からなるエミ・ソタ電
極１２が形成されている。
また、コレクターベース接合とベースーエミツタ接合の
両方がへテロ接合を形成しているダブルへテロ（Ｄ Ｈ
）構造のものは、第５図に示すように、コレクタコンタ
クト層が膜厚５０００人のｎ” ＩｎＰ層１３、コレク
タ層が膜厚５０００人のｎｌｎＰ層１４、真性ベース層
が膜厚１０００人のｐ” Ｉｎ Ｇａ Ａｓ５、
エミッタ層が膜厚２０００ＸＩ−Ｘ 八のｎ−１ｎＰ層１６、エミツタキャップ層が膜厚１０
００人のｎ” Ｉｎ Ｇａ Ａｓｌ ７から構成
されｘ １− × ている他は、シングルへテロＩＲ造のＨＢＴと全く同様
である。
両方がへテロ接合を形成しているダブルへテロ（Ｄ Ｈ
）構造のものは、第５図に示すように、コレクタコンタ
クト層が膜厚５０００人のｎ” ＩｎＰ層１３、コレク
タ層が膜厚５０００人のｎｌｎＰ層１４、真性ベース層
が膜厚１０００人のｐ” Ｉｎ Ｇａ Ａｓ５、
エミッタ層が膜厚２０００ＸＩ−Ｘ 八のｎ−１ｎＰ層１６、エミツタキャップ層が膜厚１０
００人のｎ” Ｉｎ Ｇａ Ａｓｌ ７から構成
されｘ １− × ている他は、シングルへテロＩＲ造のＨＢＴと全く同様
である。
このようなダブルへテロ構造のＩｎＧａＡｓ／ ＩｎＰ
系のＨＢＴは、ＧａＡｓ系のＨＢＴに比べ、高耐圧で使
用できるため、高出力トランジスタとして有効てある。
系のＨＢＴは、ＧａＡｓ系のＨＢＴに比べ、高耐圧で使
用できるため、高出力トランジスタとして有効てある。
このように！ｎＧａＡｓ／ ＩｎＰ系のＨＢＴは、優れ
た特性を有しながら、ＡＩＧａＡｓ／ＧａＡｓ系のＨＢ
Ｔと同様、次に示すような２つの問題があった。その１
つは、外部ベース層をウェットエッチングでエッチング
して頭だしを行いベース電極を形成するようにしている
ため、外部ベース抵抗が大きくなる上、エッチングの均
一性および量産性の面で問題がある点であり、もう１つ
は、外部ベース・コレクタ間容量が大きいと言う問題で
ある。
た特性を有しながら、ＡＩＧａＡｓ／ＧａＡｓ系のＨＢ
Ｔと同様、次に示すような２つの問題があった。その１
つは、外部ベース層をウェットエッチングでエッチング
して頭だしを行いベース電極を形成するようにしている
ため、外部ベース抵抗が大きくなる上、エッチングの均
一性および量産性の面で問題がある点であり、もう１つ
は、外部ベース・コレクタ間容量が大きいと言う問題で
ある。
そこで、後者の外部ベース・コレクタ間容量が大きいと
言う問題を解決するために、第６図に示すように、外部
ベース・コレクタ間にＨ （プロトン）をイオン注入し
て不活性化させ、高比抵抗領域２６を形成し、容量を低
減させる方法が提案されている。
言う問題を解決するために、第６図に示すように、外部
ベース・コレクタ間にＨ （プロトン）をイオン注入し
て不活性化させ、高比抵抗領域２６を形成し、容量を低
減させる方法が提案されている。
また、第７図に示すように、外部ベース抵抗を低減させ
るため、真性ベース層５の上層に高濃度の外部ベース層
２７をＭＢＥ法あるいはＭＯ−ＣＶＤ法等で再成長して
形成する方法が提案されている。
るため、真性ベース層５の上層に高濃度の外部ベース層
２７をＭＢＥ法あるいはＭＯ−ＣＶＤ法等で再成長して
形成する方法が提案されている。
しかしながらこの場合も、ベースの引きだし部分２８が
長いため、外部ベース抵抗の低減にはあまり有効でない
という問題があった。
長いため、外部ベース抵抗の低減にはあまり有効でない
という問題があった。
そこで、第８図に示すように、外部ベース層２９をエミ
ッタに対して自己整合的に形成しベースの引きだし部分
２８を短くする方法が提案されている。２０は酸化シリ
コン膜である。
ッタに対して自己整合的に形成しベースの引きだし部分
２８を短くする方法が提案されている。２０は酸化シリ
コン膜である。
しかし、この構造でも、真性ベース層と外部ベース層と
の接合部分３０での抵抗が大きくなってしまうという問
題が発生する。
の接合部分３０での抵抗が大きくなってしまうという問
題が発生する。
そこで、外部ベース層を再成長する前に、亜鉛（Ｚｎ）
拡散処理をしたり、ウエットエッチングの際にメサ型に
なるように工夫するなど、真性ベース層と外部ベース層
との接合部分３０での抵抗を低減するためにいろいろな
工夫が必要とされる。
拡散処理をしたり、ウエットエッチングの際にメサ型に
なるように工夫するなど、真性ベース層と外部ベース層
との接合部分３０での抵抗を低減するためにいろいろな
工夫が必要とされる。
このような事実から、第９図に示すように、外部ベース
層を上層部のｐ 層３２と下層部のｉ層３１との２層構
造とし、外部ベース抵抗の低減と、外部ベース・コレク
タ間容量の低減とをはかるようにした構造が提案されて
いる。
層を上層部のｐ 層３２と下層部のｉ層３１との２層構
造とし、外部ベース抵抗の低減と、外部ベース・コレク
タ間容量の低減とをはかるようにした構造が提案されて
いる。
この構造では、外部ベース下層部をｉ層とすることによ
り、確かに寄生容量は低減されるが、コレクタ層として
のｎ−１ｎＧａ Ａｓ層４の上に外Ｘ’ｌ−Ｘ 部ベースが形成されていることウエットエッチングした
領域に外部ベース領域を再成長して形成していることな
どの理由により、外部ベース電流がコレクタ層にリーク
するのは免れ得ないという問題がある。
り、確かに寄生容量は低減されるが、コレクタ層として
のｎ−１ｎＧａ Ａｓ層４の上に外Ｘ’ｌ−Ｘ 部ベースが形成されていることウエットエッチングした
領域に外部ベース領域を再成長して形成していることな
どの理由により、外部ベース電流がコレクタ層にリーク
するのは免れ得ないという問題がある。
（発明が解決しようとする課題）
このように従来のＩｎＧａＡｓ／ ｌｎＰ系のＨＢＴて
は、外部ベース電流のコレクタ層へのリークを避けるこ
とができないという問題があった。
は、外部ベース電流のコレクタ層へのリークを避けるこ
とができないという問題があった。
このような問題は、ＩｎＧａＡｓ／ ｌｎＰ系のＨＢＴ
のみならず、Ａ ｌ゛ＧａＡｓ ／ＧａＡｓ系のＨＢＴ
においても多かれ少なかれあてはまる問題であった。
のみならず、Ａ ｌ゛ＧａＡｓ ／ＧａＡｓ系のＨＢＴ
においても多かれ少なかれあてはまる問題であった。
本発明は、前記実情に鑑みてなされたもので、ＨＢＴに
おいて外部ベース電流のコレクタ層へのリークの発生を
防止すると共に、さらなる外部ベース・コレクタ間容量
の低減をはかることを目的とする。
おいて外部ベース電流のコレクタ層へのリークの発生を
防止すると共に、さらなる外部ベース・コレクタ間容量
の低減をはかることを目的とする。
（課題を解決するための手段）
そこで本発明のＨＢＴでは、外部ベース領域とコレクタ
層との間に絶縁膜を介在せしめるかまたは空洞を形成す
るかの方法により、外部ベース領域とコレクタ層との間
を絶縁分離するようにしている。
層との間に絶縁膜を介在せしめるかまたは空洞を形成す
るかの方法により、外部ベース領域とコレクタ層との間
を絶縁分離するようにしている。
例えばｐ ＩｎＧａＡｓ層からなる外部ベース層とｎ
ｉ口ｘＧａ Ａｓ層からなるコレクタ層との間に７
１−Ｘ ンドープのＩｎＰ層からなる外部ベースｉ層を形成Ｌ
、ＩｎＧａＡｓとＩｎＰとの選択的ウエットエッチング
により、このｉ層のみを除去し、外部ベース層とコレク
タ層との間を完全に分離するようにしている。また、こ
のｉ層を除去した部分に酸化膜などの高比抵抗の絶縁膜
を埋め込むようにしている。
ｉ口ｘＧａ Ａｓ層からなるコレクタ層との間に７
１−Ｘ ンドープのＩｎＰ層からなる外部ベースｉ層を形成Ｌ
、ＩｎＧａＡｓとＩｎＰとの選択的ウエットエッチング
により、このｉ層のみを除去し、外部ベース層とコレク
タ層との間を完全に分離するようにしている。また、こ
のｉ層を除去した部分に酸化膜などの高比抵抗の絶縁膜
を埋め込むようにしている。
また、本発明の第１の方法では、コレクタ層の上層に、
他の半導体層からなる外部ベース下層を介して外部ベー
ス層を形成する高濃度層の半導体層を成長したのち、外
部ベース下層を選択的にエッチング除去し、コレクタ層
と外部ベース層との間に空洞を形成するようにしている
。
他の半導体層からなる外部ベース下層を介して外部ベー
ス層を形成する高濃度層の半導体層を成長したのち、外
部ベース下層を選択的にエッチング除去し、コレクタ層
と外部ベース層との間に空洞を形成するようにしている
。
また本発明の第２の方法では該空洞内に高比抵杭の絶縁
膜を埋め込むようにしている。
膜を埋め込むようにしている。
（作用）
上記第１の構成によれば、選択性エッチングにより外部
ベース層とコレクタ層との間は完全に分離されているた
め、外部ベース電流のコレクタ層へのリークはなくなる
上、外部ベース・コレクタ間容量の低減をはかることが
可能となる。
ベース層とコレクタ層との間は完全に分離されているた
め、外部ベース電流のコレクタ層へのリークはなくなる
上、外部ベース・コレクタ間容量の低減をはかることが
可能となる。
上記第２の構成では、第１の構成と同様の作用に加え、
ｉ層除去部分に絶縁膜が埋め込まれているため、外部ベ
ース領域の機械的強度が増大するという作用を呈する。
ｉ層除去部分に絶縁膜が埋め込まれているため、外部ベ
ース領域の機械的強度が増大するという作用を呈する。
（実施例）
以下、本発明実施例のシングルへテロ閘造のＩｎＧａＡ
ｓ／ ＩｎＰ系のＨＢＴについて、図面を参照しつつ詳
細に説明する。
ｓ／ ＩｎＰ系のＨＢＴについて、図面を参照しつつ詳
細に説明する。
このＨＢＴは、第１図に示すように、ｐ Ｉｎ，Ｇａ
Ａｓ層からなる外部ベース層つとｎ−１ｎＧａ＋
− Ｘ
Ｘ１−ｘＡｓ層からな
るコレクタ層４との間にアンドーブのＩｎＰ層からなる
外部ベースｉ層２２を形成し、これをＩ ｎＧａＡｓと
ｌｎＰとの選択的ウエットエッチングにより、このｉ層
のみを除去し、この除去部分に酸化シリコン膜３７を形
成し、外部ベース層とコレクタ層との間を完全に分離す
るようにしたことを特徴とするもので、他部については
、第９図に示した従来例のＨＢＴと全く同様に構成され
ている。
Ａｓ層からなる外部ベース層つとｎ−１ｎＧａ＋
− Ｘ
Ｘ１−ｘＡｓ層からな
るコレクタ層４との間にアンドーブのＩｎＰ層からなる
外部ベースｉ層２２を形成し、これをＩ ｎＧａＡｓと
ｌｎＰとの選択的ウエットエッチングにより、このｉ層
のみを除去し、この除去部分に酸化シリコン膜３７を形
成し、外部ベース層とコレクタ層との間を完全に分離す
るようにしたことを特徴とするもので、他部については
、第９図に示した従来例のＨＢＴと全く同様に構成され
ている。
次に、このＨＢＴの製造工程について説明する。
まず、第２図（ａ）に示すように、半絶縁性の１ｎＰ基
板１の表面にバッファ層としての膜厚１μｍのｌｎＰ層
２、コレクタコンタクト層としての膜厚５０００人のｎ
＋ｌｎＧａ Ａｓ層３、コレクタ層Ｘ１−Ｘ としての膜厚５００ＯＡのｎｌｎＧａＡｓ層４、Ｘ１−
Ｘ 真性ベース層としての膜厚１０００人のｐ＋Ｉｎｘｃａ
ＡＳ５、エミッタ層としての膜厚２０００人１−
Ｘ のｎｌｎＰ層６、エミッタキャップ層としての膜厚１０
００人のｎｌｎ Ｇａ Ａｓ７を順次エピタキシ
Ｘ１−Ｘ ヤル成長したのち、トレンチを形成するかまたはイオン
注入により素子分離領域（図示せず）を形成し、ＣＶＤ
法により酸化シリコン膜を形成し、フォトリソ法により
バターニングし、エミソタ形成領域のみを膜厚約５００
０人の酸化シリコン膜２１で被覆するようにする。
板１の表面にバッファ層としての膜厚１μｍのｌｎＰ層
２、コレクタコンタクト層としての膜厚５０００人のｎ
＋ｌｎＧａ Ａｓ層３、コレクタ層Ｘ１−Ｘ としての膜厚５００ＯＡのｎｌｎＧａＡｓ層４、Ｘ１−
Ｘ 真性ベース層としての膜厚１０００人のｐ＋Ｉｎｘｃａ
ＡＳ５、エミッタ層としての膜厚２０００人１−
Ｘ のｎｌｎＰ層６、エミッタキャップ層としての膜厚１０
００人のｎｌｎ Ｇａ Ａｓ７を順次エピタキシ
Ｘ１−Ｘ ヤル成長したのち、トレンチを形成するかまたはイオン
注入により素子分離領域（図示せず）を形成し、ＣＶＤ
法により酸化シリコン膜を形成し、フォトリソ法により
バターニングし、エミソタ形成領域のみを膜厚約５００
０人の酸化シリコン膜２１で被覆するようにする。
次いで、第２図（ｂ）に示すように、この酸化シリコン
膜２１をマスクとし、リン酸系のエッチング液を用いて
順次各層をエッチングし、コレクタ層としてのｎ”−ｉ
ｎＧａ Ａｓ層４上端より、約２× １− ｘ ０００人の深さまで掘るようにする。
膜２１をマスクとし、リン酸系のエッチング液を用いて
順次各層をエッチングし、コレクタ層としてのｎ”−ｉ
ｎＧａ Ａｓ層４上端より、約２× １− ｘ ０００人の深さまで掘るようにする。
続いて、第２図（ｅ）に示すように、このコレクタ層と
してのｎｌｎＧａＡｓ層４の上に、ＭＢＸ’ｌ−Ｘ Ｅ法またはＭＯ−ＣＶＤ法により、膜厚約１０００人の
アンドープのＩｎＰ層２２、膜厚約３０００人のｐ”ｌ
ｎＧａ Ａｓ層９を再成長し、外部べ−Ｘｌ−Ｘ ス層を形成する。
してのｎｌｎＧａＡｓ層４の上に、ＭＢＸ’ｌ−Ｘ Ｅ法またはＭＯ−ＣＶＤ法により、膜厚約１０００人の
アンドープのＩｎＰ層２２、膜厚約３０００人のｐ”ｌ
ｎＧａ Ａｓ層９を再成長し、外部べ−Ｘｌ−Ｘ ス層を形成する。
この後、’ＭＳ２図（ｄ）に示すように、エミッタ形成
領域上の酸化シリコン膜２１、アンドープのＩｎＰ層２
２、ｐ”ｌｎＧａ Ａｓ層９をフッ化アンモ×
１− × ニウム（ＮＩＩ４ Ｆ ）液に浸漬することにより、除
去した後、ＣＶＤ法により酸化シリコン膜を形成し、フ
ォトリソ法によりこれをバターニングし、エミッタ領域
および外部ベース形成領域を酸化シリコン膜２３で被覆
するようにする。
領域上の酸化シリコン膜２１、アンドープのＩｎＰ層２
２、ｐ”ｌｎＧａ Ａｓ層９をフッ化アンモ×
１− × ニウム（ＮＩＩ４ Ｆ ）液に浸漬することにより、除
去した後、ＣＶＤ法により酸化シリコン膜を形成し、フ
ォトリソ法によりこれをバターニングし、エミッタ領域
および外部ベース形成領域を酸化シリコン膜２３で被覆
するようにする。
そして、第２図（ｅ）に示すように、この酸化シリコン
膜２３をマスクとしてリン酸系のエッチング液を用いて
露呈部のｐ”ｌｎＧａ Ａｓ層９を二Ｘ１−Ｘ ツチングし、アンドープのＩｎＰ層２２の表面を露呈せ
しめる。
膜２３をマスクとしてリン酸系のエッチング液を用いて
露呈部のｐ”ｌｎＧａ Ａｓ層９を二Ｘ１−Ｘ ツチングし、アンドープのＩｎＰ層２２の表面を露呈せ
しめる。
さらに続いて、第２図（ｆ’）に示すように、硫酸と過
酸化水素水との混合液からなるエッチング液（ＳＨ）を
用いてアンドープのｌｎＰ層２２を完全にエッチング除
去し、外部ベース領域のｐ”ｌｎｘＧａ Ａｓ層９
とコレクタ層としてのｎｌｎｃｉａＴ−Ｘ
ＸｉｘＡｓ層４との間に空洞８を形成する。
酸化水素水との混合液からなるエッチング液（ＳＨ）を
用いてアンドープのｌｎＰ層２２を完全にエッチング除
去し、外部ベース領域のｐ”ｌｎｘＧａ Ａｓ層９
とコレクタ層としてのｎｌｎｃｉａＴ−Ｘ
ＸｉｘＡｓ層４との間に空洞８を形成する。
そして、第２図（ｇ）に示すように、減圧ＣＶＤ法によ
り、全面に膜厚約５０００人の酸化シリコン膜３７を堆
積し、前記空洞８をもこの酸化シリコン膜３７で埋め込
むようにする。
り、全面に膜厚約５０００人の酸化シリコン膜３７を堆
積し、前記空洞８をもこの酸化シリコン膜３７で埋め込
むようにする。
この後さらに、第２図（ｈ）に示すように、フオトリソ
法によりこれをバターニングし、コレクタ電極形成領域
のｎｌｎＧａＡｓ層４をエッチンＸ １−Ｘ グ除去しコレクタコンタクト層としてのｎ ＋ｌ ｎ
ｘＧａ Ａｓ層３表面を露呈せしめる。
法によりこれをバターニングし、コレクタ電極形成領域
のｎｌｎＧａＡｓ層４をエッチンＸ １−Ｘ グ除去しコレクタコンタクト層としてのｎ ＋ｌ ｎ
ｘＧａ Ａｓ層３表面を露呈せしめる。
１−Ｘ
そしてさらに、第２図（１）に示すように、ＣＶＤ法に
より、全面に膜厚約５０００人の酸化シリコン膜２４を
堆積しフォトリソ法によりこれをバターニングし、ベー
ス電極形成領域に窓を形成し、Ａｕ層およびＡｕＺｎ層
の２層構造膜を蒸着法により形成し、パターニングして
ベース電極１１を形成する。
より、全面に膜厚約５０００人の酸化シリコン膜２４を
堆積しフォトリソ法によりこれをバターニングし、ベー
ス電極形成領域に窓を形成し、Ａｕ層およびＡｕＺｎ層
の２層構造膜を蒸着法により形成し、パターニングして
ベース電極１１を形成する。
そして最後に、ＣＶＤ法により、層間絶縁膜として全面
に膜厚約５０００人の酸化シリコン膜２５を堆積しフォ
トリソ法によりこれをバターニングして、エミッタ電極
形成領域およびコレクタ電極形成領域に窓を形成し、エ
ミッタキャップ層としてのｎｌｎ Ｇａ Ａｓ７
およびコレクタコンタクＸ１−Ｘ ト層としてのｎｌｎＧａＡｓ層３表面を露呈せＸＩ−Ｘ しめＡｕＧｅ層およびＮｌ層の２層構造膜を蒸着法によ
り形成し、パターニングしてコレクタ電極１０およびエ
ミッタ電極１２を形成し、第１図に示したようなＨＢＴ
が完成する。
に膜厚約５０００人の酸化シリコン膜２５を堆積しフォ
トリソ法によりこれをバターニングして、エミッタ電極
形成領域およびコレクタ電極形成領域に窓を形成し、エ
ミッタキャップ層としてのｎｌｎ Ｇａ Ａｓ７
およびコレクタコンタクＸ１−Ｘ ト層としてのｎｌｎＧａＡｓ層３表面を露呈せＸＩ−Ｘ しめＡｕＧｅ層およびＮｌ層の２層構造膜を蒸着法によ
り形成し、パターニングしてコレクタ電極１０およびエ
ミッタ電極１２を形成し、第１図に示したようなＨＢＴ
が完成する。
このようにして形成されたＨＢＴは、外部ベース層とコ
レクタ層との間は、高比抵杭の絶縁膜によって完全に分
離されているため、外部ベース電流のコレクタ層へのリ
ークはなくなる上、外部ベース・コレクタ間容量の低減
をはかることが可能となる。また、この外部ベース層と
コレクタ層との間の絶縁膜は、ＩｎＧａＡｓとｌｎＰと
の選択工ＸＩ−Ｘ ッチングにより、空洞を形成した後、被覆性の良好な減
圧ＣＶＤ法によりこの空洞内に堆積されるため、極めて
容易に作業性よ《形成可能である。
レクタ層との間は、高比抵杭の絶縁膜によって完全に分
離されているため、外部ベース電流のコレクタ層へのリ
ークはなくなる上、外部ベース・コレクタ間容量の低減
をはかることが可能となる。また、この外部ベース層と
コレクタ層との間の絶縁膜は、ＩｎＧａＡｓとｌｎＰと
の選択工ＸＩ−Ｘ ッチングにより、空洞を形成した後、被覆性の良好な減
圧ＣＶＤ法によりこの空洞内に堆積されるため、極めて
容易に作業性よ《形成可能である。
なお、前記実施例では、減圧ＣＶＤ法により空洞内に酸
化シリコン膜を埋め込むようにしたが、窒化シリコン膜
等他の絶縁膜を埋め込むようにしてもよく、また、第３
図（ａ）に示すように、空洞のまま残しておくようにし
ても良い。
化シリコン膜を埋め込むようにしたが、窒化シリコン膜
等他の絶縁膜を埋め込むようにしてもよく、また、第３
図（ａ）に示すように、空洞のまま残しておくようにし
ても良い。
さらに、前記実施例では、シングルへテロ構造のＨＢＴ
について説明したが、第３ ａ （ｂ）に示すようなダ
ブルへテロ構造のＨＢＴにも適用可能である。この場合
、ウエットエッチングにより除去される外部ベース下層
部はアンドープのＩ ｎＧａＡｓ層、残される外部ベー
ス上層部はｐ”ｌｎＰ層１９で構成し、他部については
、第５図に示したで従来例のダブルへテロ構造のＨＢＴ
と同様である。この場合、外部ベース下層部のアンドー
プのＩｎＧａＡｓ層の選択的除去のためのエッチングに
は塩酸系のエッチング液を用いる。
について説明したが、第３ ａ （ｂ）に示すようなダ
ブルへテロ構造のＨＢＴにも適用可能である。この場合
、ウエットエッチングにより除去される外部ベース下層
部はアンドープのＩ ｎＧａＡｓ層、残される外部ベー
ス上層部はｐ”ｌｎＰ層１９で構成し、他部については
、第５図に示したで従来例のダブルへテロ構造のＨＢＴ
と同様である。この場合、外部ベース下層部のアンドー
プのＩｎＧａＡｓ層の選択的除去のためのエッチングに
は塩酸系のエッチング液を用いる。
また、前記実施例では、ｎｐｎ構造のｌｎＧａＡｓ／Ｉ
ｎＰ系のＨＢＴについて説明したが、ｐｎｐ構造のＨＢ
Ｔにも適用可能であり、さらにまた、ＡＩＧａＡｓ／Ｇ
ａＡｓ系ＨＢＴ等の化合物半導体層からなるＨＢＴにも
適用可能である。
ｎＰ系のＨＢＴについて説明したが、ｐｎｐ構造のＨＢ
Ｔにも適用可能であり、さらにまた、ＡＩＧａＡｓ／Ｇ
ａＡｓ系ＨＢＴ等の化合物半導体層からなるＨＢＴにも
適用可能である。
以上説明してきたように、本発明によれば、選択性エッ
チングにより外部ベース層とコレクタ層との間は完全に
分離されているため、外部ベース電流のコレクタ層への
りーク゛はなくなる上、外部ベース・コレクタ間容量の
低減をはかることが可能となり、高速性および高耐圧性
を備えたＨＢＴの形成が可能となる。
チングにより外部ベース層とコレクタ層との間は完全に
分離されているため、外部ベース電流のコレクタ層への
りーク゛はなくなる上、外部ベース・コレクタ間容量の
低減をはかることが可能となり、高速性および高耐圧性
を備えたＨＢＴの形成が可能となる。
第１図は本発明実施例のへテロ接合バイポーラトランジ
スタを示す図、第２図（ａ）乃至第２図（ｌ）は同へテ
ロ接合バイポーラトランジスタの製造工程図、第３図（
ａ）および第３図（ｂ）はそれぞれ本発明の他の実施例
のへテロ接合バイポーラトランジスタを示す図、第４図
乃至第９図はそれぞれ従来例のへテロ接合バイポーラト
ランジスタを示す図である。 １・・・ＩｎＰ基板、２・・・ｌｎＰ層（バッファ層）
、３・・・ｎ Ｉｎ Ｇａ Ａｓ層（コレクタ
コンタクト層）、Ｘ１−Ｘ ４−＝−ｎ Ｉｎ Ｇａ Ａｓ層（コレクタ層
）、５−ｐＸ１−Ｘ ”ＩｎＧａ Ａｓ（真性ベース層）、６−ｎｌｎＰ
層Ｘ１−Ｘ （エミッタ層）、７・・・ｎｌｎＧａ Ａｓ（エミ
ッタ× １− ｘ キャップ層）、８・・・空洞、９・・・ｐ”ｌｎＧａ
ＡｓＸ１−Ｘ （外部ベース上層）、１０・・・コレクタ電極、１１・
・・ベース電極、１２・・・エミッタ電極、１３・・・
ｎ＋ＩｎＰ Ｊｌ （コレクタコンタクト層） 、１４
−ｎ ＩｎＰ層（コレクタ層） 、１ ５−ｐ” Ｉ
ｎ Ｇａ ＡｓＸＩ−Ｘ （真性ベース層）、１６・・・ｎ−１ｎＰ層（エミッタ
層） 、１ ７−ｎ” Ｉｎ Ｇａ Ａｓ （ｊ
−ミッタキャッＸ１−Ｘ ブ層） 、１ ９・ｐ＋ｌｎＰ層（外部ベース上層）２
０・・・酸化シリコン膜、２１・・・酸化シリコン膜、
２２・・・アンドープのｌｎＰ層（外部ベースｉ層）、
２３、２４、２５・・・酸化シリコン膜、２６・・・高
比抵抗領域、２７・・・外部ベース層、２８・・・ベー
スの引きだし部分、２９・・・外部ベース層、３ｏ・・
・接合部分、３１・・・アンドーブのｌｎＰ層（外部ベ
ースｉ層）３２・ｐ Ｉｎ Ｇａ１− ＾Ｓ（外部
ベース上層）ｘ ｘ ３７・・・酸化シリコン膜。 第３図ぐａ） 第３図（ｂ） ＝１５７− 第４図 第５図 第６図 第７図
スタを示す図、第２図（ａ）乃至第２図（ｌ）は同へテ
ロ接合バイポーラトランジスタの製造工程図、第３図（
ａ）および第３図（ｂ）はそれぞれ本発明の他の実施例
のへテロ接合バイポーラトランジスタを示す図、第４図
乃至第９図はそれぞれ従来例のへテロ接合バイポーラト
ランジスタを示す図である。 １・・・ＩｎＰ基板、２・・・ｌｎＰ層（バッファ層）
、３・・・ｎ Ｉｎ Ｇａ Ａｓ層（コレクタ
コンタクト層）、Ｘ１−Ｘ ４−＝−ｎ Ｉｎ Ｇａ Ａｓ層（コレクタ層
）、５−ｐＸ１−Ｘ ”ＩｎＧａ Ａｓ（真性ベース層）、６−ｎｌｎＰ
層Ｘ１−Ｘ （エミッタ層）、７・・・ｎｌｎＧａ Ａｓ（エミ
ッタ× １− ｘ キャップ層）、８・・・空洞、９・・・ｐ”ｌｎＧａ
ＡｓＸ１−Ｘ （外部ベース上層）、１０・・・コレクタ電極、１１・
・・ベース電極、１２・・・エミッタ電極、１３・・・
ｎ＋ＩｎＰ Ｊｌ （コレクタコンタクト層） 、１４
−ｎ ＩｎＰ層（コレクタ層） 、１ ５−ｐ” Ｉ
ｎ Ｇａ ＡｓＸＩ−Ｘ （真性ベース層）、１６・・・ｎ−１ｎＰ層（エミッタ
層） 、１ ７−ｎ” Ｉｎ Ｇａ Ａｓ （ｊ
−ミッタキャッＸ１−Ｘ ブ層） 、１ ９・ｐ＋ｌｎＰ層（外部ベース上層）２
０・・・酸化シリコン膜、２１・・・酸化シリコン膜、
２２・・・アンドープのｌｎＰ層（外部ベースｉ層）、
２３、２４、２５・・・酸化シリコン膜、２６・・・高
比抵抗領域、２７・・・外部ベース層、２８・・・ベー
スの引きだし部分、２９・・・外部ベース層、３ｏ・・
・接合部分、３１・・・アンドーブのｌｎＰ層（外部ベ
ースｉ層）３２・ｐ Ｉｎ Ｇａ１− ＾Ｓ（外部
ベース上層）ｘ ｘ ３７・・・酸化シリコン膜。 第３図ぐａ） 第３図（ｂ） ＝１５７− 第４図 第５図 第６図 第７図
Claims (5)
- （１）第１の導電型を有する第１の化合物半導体層から
なるコレクタ層と、前記第１の導電型とは逆導電型であ
る第２の導電型を有する第２の化合物半導体層からなる
ベース層と、第１の導電型を有する第３の化合物半導体
層からなるエミッタ層とから構成され、ベース電極形成
領域として前記ベース層にコンタクトするようにコレク
タ層上に形成される外部ベース領域を具備してなるヘテ
ロ接合バイポーラトランジスタにおいて、 前記外部ベース領域とコレクタ層との間が 絶縁分離せしめられていることを特徴とする半導体装置
。 - （２）前記外部ベース領域とコレクタ層との間に絶縁膜
が介在せしめられていることを特徴とする請求項（１）
記載の半導体装置。 - （３）前記外部ベース領域とコレクタ層との間は空洞が
形成せしめられていることを特徴とする請求項（１）記
載の半導体装置。 - （４）ｎｐｎ構造またはｐｎｐ構造の化合物半導体層か
らなるヘテロ接合バイポーラトランジスタの製造方法に
おいて、 第１の導電型を有する第１の半導体層と、 前記第１の導電型とは逆導電型である第２の導電型を有
する第２の半導体層と、第１の導電型を有する第３の半
導体層とを順次積層せしめ、ｎｐｎ構造またはｐｎｐ構
造の化合物半導体層を形成する化合物半導体層形成工程
と、 エミッタ領域を残して他の領域をエッチン グしコレクタ層としての第１の半導体層を露呈せしめる
ように第２の半導体層および第３の半導体層を選択的に
除去する第１のエッチング工程と、前記第１の半導体層
の上層に、第４の半導 体層および第２の導電型を有する高濃度層からなる第５
の半導体層を再び順次成長せしめる再成長工程と、 前記第４の半導体層を選択的にエッチング 除去し、第１の半導体層と第５の半導体層の間に空洞を
形成する第２のエッチング工程と、 前記第１の半導体層、第５の半導体層およ び第３の半導体層にそれぞれコンタクトするようにコレ
クタ電極、ベース電極、エミッタ電極を形成する電極形
成工程とを含むことを特徴とする半導体装置の製造方法
。 - （５）ｎｐｎ構造またはｐｎｐ構造の化合物半導体層か
らなるヘテロ接合バイポーラトランジスタの製造方法に
おいて、 第１の導電型を有する第１の半導体層と、 前記第１の導電型とは逆導電型である第２の導電型を有
する第２の半導体層と、第１の導電型を有する第３の半
導体層とを順次積層せしめ、ｎｐｎ構造またはｐｎｐ構
造の化合物半導体層を形成する化合物半導体層形成工程
と、 エミッタ領域を残して他の領域をエッチン グしコレクタ層としての第１の半導体層を露呈せしめる
ように第２の半導体層および第３の半導体層を選択的に
除去する第１のエッチング工程と、前記第１の半導体層
の上層に、第４の半導 体層および第２の導電型を有する高濃度層からなる第５
の半導体層を再び順次成長せしめる再成長工程と、 前記第４の半導体層を選択的にエッチング 除去し、第１の半導体層と第５の半導体層の間に空洞を
形成する第２のエッチング工程と、 前記空洞内に絶縁膜を埋め込む絶縁膜形成 工程と、 前記第１の半導体層、第５の半導体層およ び第３の半導体層にそれぞれコンタクトするようにコレ
クタ電極、ベース電極、エミッタ電極を形成する電極形
成工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11302689A JPH02292830A (ja) | 1989-05-02 | 1989-05-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11302689A JPH02292830A (ja) | 1989-05-02 | 1989-05-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02292830A true JPH02292830A (ja) | 1990-12-04 |
Family
ID=14601585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11302689A Pending JPH02292830A (ja) | 1989-05-02 | 1989-05-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02292830A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996029740A1 (en) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Semiconductor device and production method therefor |
| CN1091952C (zh) * | 1995-03-17 | 2002-10-02 | 株式会社日立制作所 | 半导体器件及其制造方法 |
| US6825508B2 (en) | 2001-09-11 | 2004-11-30 | Sharp Kabushiki Kaisha | Heterojunction bipolar transistor and production process therefor |
-
1989
- 1989-05-02 JP JP11302689A patent/JPH02292830A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996029740A1 (en) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Semiconductor device and production method therefor |
| CN1091952C (zh) * | 1995-03-17 | 2002-10-02 | 株式会社日立制作所 | 半导体器件及其制造方法 |
| US6825508B2 (en) | 2001-09-11 | 2004-11-30 | Sharp Kabushiki Kaisha | Heterojunction bipolar transistor and production process therefor |
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