JPH0671011B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、マイクロ波、ミリ波帯増幅器に用いる低雑音
電界効果トランジスタや、超高速論理素子に用いる電界
効果トランジスタの構造の改良に関するものである。
電界効果トランジスタや、超高速論理素子に用いる電界
効果トランジスタの構造の改良に関するものである。
＜従来の技術＞ 化合物半導体、特にGaAsは、Siに比べキャリアの移動度
が大きいことや、半絶縁性に得られること等の特徴によ
り、超高速半導体素子への応用が期待されている。
が大きいことや、半絶縁性に得られること等の特徴によ
り、超高速半導体素子への応用が期待されている。
この超高速半導体素子においては、低雑音化，高利得化
のため、相互コンダクタンスgmの向上と、ソース抵抗Rs
及びゲートソース容量Cgsの低減に向けての努力が進め
られている。特に、GaAsMESFETにおいては、第７図に示
すように半絶縁性GaAs基板11上のアンドープGaAs層12上
にn-GaAs層14を形成した後、プレーナー型に加工してゲ
ート電極15及びオーミック電極17,17を形成したプレー
ナー型GaAsMESFET構造が最も一般的であるが、Rs低減の
ために、第８図に示す様な表面n+-GaAs層16の導入及び
深いリセス構造の採用が提案されている。更に、gmの向
上、Rs,Cgsの低減のため、ゲート長の短縮化や、第９図
に示すようにn-GaAs層14の下にn+-GaAs層161を設けて活
性層最下部のキャリア濃度を高くするベリッドチャンネ
ルプロファイルの採用や、第10図に示すようにキャリア
の閉じ込め効果を上げるため、GaAsよりも禁制帯幅の大
きなアンドープAlGaAsバッファー層18の採用等の提案が
成されている。
のため、相互コンダクタンスgmの向上と、ソース抵抗Rs
及びゲートソース容量Cgsの低減に向けての努力が進め
られている。特に、GaAsMESFETにおいては、第７図に示
すように半絶縁性GaAs基板11上のアンドープGaAs層12上
にn-GaAs層14を形成した後、プレーナー型に加工してゲ
ート電極15及びオーミック電極17,17を形成したプレー
ナー型GaAsMESFET構造が最も一般的であるが、Rs低減の
ために、第８図に示す様な表面n+-GaAs層16の導入及び
深いリセス構造の採用が提案されている。更に、gmの向
上、Rs,Cgsの低減のため、ゲート長の短縮化や、第９図
に示すようにn-GaAs層14の下にn+-GaAs層161を設けて活
性層最下部のキャリア濃度を高くするベリッドチャンネ
ルプロファイルの採用や、第10図に示すようにキャリア
の閉じ込め効果を上げるため、GaAsよりも禁制帯幅の大
きなアンドープAlGaAsバッファー層18の採用等の提案が
成されている。
また最近、gmの向上のため、第11図及び第12図に示す様
なn-GaAsよりも電子移動度、ドリフト速度が大きいn-In
GaAsを電子走行層20として用いるFETが提案されてい
る。なお、第11図は半絶縁性InP基板19上に形成された
表面アンドープIn0.52Al0.42As層21を有するプレーナー
型InGaAsMIS-likeFETの断面を示す図、第12図は半絶縁
性InP基板19上に形成された表面n-GaAs層14を有するプ
レーナー型InGaAs MESFETの断面を示す図であり、第11
図及び第12図において、20は電子走行層として設けられ
たn-In0.53Ga0.47As層を示している。
なn-GaAsよりも電子移動度、ドリフト速度が大きいn-In
GaAsを電子走行層20として用いるFETが提案されてい
る。なお、第11図は半絶縁性InP基板19上に形成された
表面アンドープIn0.52Al0.42As層21を有するプレーナー
型InGaAsMIS-likeFETの断面を示す図、第12図は半絶縁
性InP基板19上に形成された表面n-GaAs層14を有するプ
レーナー型InGaAs MESFETの断面を示す図であり、第11
図及び第12図において、20は電子走行層として設けられ
たn-In0.53Ga0.47As層を示している。
＜発明が解決しようとする問題点＞ しかしながら、上記した従来のGaAsMESFET、例えば第８
図及び第９図に示すようなGaAs MESFETにおいては、バ
ッファー層12に活性層と同じGaAsを用いているために、
キャリアのバッファー層12への浸み出しが大きく、その
結果ドレイン電流が小さい領域では電流の遮断が悪くな
り、gmが低減するという欠点があった。また、第10図に
示す様なAlGaAsバッファー層18を用いたGaAs MESFETに
おいては、キャリアのバッファー層18への浸み出しは改
善されるが、高品質AlGaAsの成長には、高い基板温度が
必要となることや、AlGaAs上のGaAsの結晶品質が、GaAs
上のGaAsのそれに比べ概して劣るため、n-GaAsの電子移
動度の低下を招き、Rsの増大や、gmの低下につながると
いう欠点があった。
図及び第９図に示すようなGaAs MESFETにおいては、バ
ッファー層12に活性層と同じGaAsを用いているために、
キャリアのバッファー層12への浸み出しが大きく、その
結果ドレイン電流が小さい領域では電流の遮断が悪くな
り、gmが低減するという欠点があった。また、第10図に
示す様なAlGaAsバッファー層18を用いたGaAs MESFETに
おいては、キャリアのバッファー層18への浸み出しは改
善されるが、高品質AlGaAsの成長には、高い基板温度が
必要となることや、AlGaAs上のGaAsの結晶品質が、GaAs
上のGaAsのそれに比べ概して劣るため、n-GaAsの電子移
動度の低下を招き、Rsの増大や、gmの低下につながると
いう欠点があった。
また、n-InGaAsを電子走行層として用いるFET、例えば
第11図に示す様なFETの場合、ゲート直下に用いているI
nyAl1-yAs（ｙ＝0.52）層21が非常に酸化しやすく、か
つショットキ障壁の高さが、約0.5VとGaAsのそれに比べ
かなり低いため、同じ素子サイズにGaAsMESFETに比べ、
ゲート特性が不安定となり、電子走行層にn-InxGa1-xAs
（ｘ＝0.53）を用いているにもかかわらず、gmの向上に
寄与しないという欠点及びドレイン電流‐電圧特性にお
いて、ドレイン電流が波打つという欠点があった。
第11図に示す様なFETの場合、ゲート直下に用いているI
nyAl1-yAs（ｙ＝0.52）層21が非常に酸化しやすく、か
つショットキ障壁の高さが、約0.5VとGaAsのそれに比べ
かなり低いため、同じ素子サイズにGaAsMESFETに比べ、
ゲート特性が不安定となり、電子走行層にn-InxGa1-xAs
（ｘ＝0.53）を用いているにもかかわらず、gmの向上に
寄与しないという欠点及びドレイン電流‐電圧特性にお
いて、ドレイン電流が波打つという欠点があった。
また第12図に示す様なMESFETの場合、電子走行層である
n-InxGa1-xAs（ｘ＝0.53）層20は、InP基板19に対して
格子整合がとれているが、ゲート直下に用いているn-Ga
As層14は、その下層にあるn-InxGa1-xAs（ｘ＝0.53）層
20に対して格子整合がとれておらず、そのことが原因と
なりn-GaAsの層厚がクリティカルシックネス（hc）以下
であっても、ゲート特性の劣化、特にゲートの逆耐圧特
性の劣化を招き、gmの低下につながるという欠点があっ
た。
n-InxGa1-xAs（ｘ＝0.53）層20は、InP基板19に対して
格子整合がとれているが、ゲート直下に用いているn-Ga
As層14は、その下層にあるn-InxGa1-xAs（ｘ＝0.53）層
20に対して格子整合がとれておらず、そのことが原因と
なりn-GaAsの層厚がクリティカルシックネス（hc）以下
であっても、ゲート特性の劣化、特にゲートの逆耐圧特
性の劣化を招き、gmの低下につながるという欠点があっ
た。
本発明は上記諸点に鑑みて創案されたものであり、上記
第８図乃至第10図に示す様な従来のGaAs MESFETでは実
現できない電子移動度の向上や、ドリフト速度の向上
や、キャリアの閉じ込め効果の向上を同時に実現し、か
つ、第11図、第12図に示した様なn-InGaAs層を電子走行
層として用いた従来のFETでは実現できないゲート特性
の向上を実現することにより、gmを向上し得る電界効果
トランジスタを提供することを目的とする。
第８図乃至第10図に示す様な従来のGaAs MESFETでは実
現できない電子移動度の向上や、ドリフト速度の向上
や、キャリアの閉じ込め効果の向上を同時に実現し、か
つ、第11図、第12図に示した様なn-InGaAs層を電子走行
層として用いた従来のFETでは実現できないゲート特性
の向上を実現することにより、gmを向上し得る電界効果
トランジスタを提供することを目的とする。
＜問題点を解決するための手段及び作用＞ 上記の目的を達成するため、本発明の電界効果トランジ
スタは、半絶縁性GaAs基板と、この半絶縁性GaAs基板上
に形成されたアンドープGaAs層と、このアンドープGaAs
層上に形成された５〜1000Åの層厚を有するｎ型InGaAs
層と、このｎ型InGaAs層上に形成されたｎ型GaAs層とを
備え、上記のｎ型InGaAs層及びｎ型GaAs層の２層をチャ
ンネル層として構成するようになしている。
スタは、半絶縁性GaAs基板と、この半絶縁性GaAs基板上
に形成されたアンドープGaAs層と、このアンドープGaAs
層上に形成された５〜1000Åの層厚を有するｎ型InGaAs
層と、このｎ型InGaAs層上に形成されたｎ型GaAs層とを
備え、上記のｎ型InGaAs層及びｎ型GaAs層の２層をチャ
ンネル層として構成するようになしている。
即ち、本発明は、第１図に示すように基板に半絶縁性Ga
As基板１を用い、この半絶縁性GaAs基板１上にアンドー
プGaAsバッファー層２を形成して基板結晶の品質を改善
し、かつGaAsよりも同一温度，同一自由電子濃度，同一
不純物濃度において電子移動度が大きく、そして、アン
ドープGaAsバッファー層２へのキャリアの浸み出しを抑
制するため、GaAsよりも禁制帯幅の小さいn-InxGa1-xAs
層３を上記アンドープGaAsバッファー層２上に形成し、
かつ、このn-InxGa1-xAs層３の層厚をクリティカルシッ
クネス（hc）以下の５〜1000Åにすることにより、アン
ドープGaAs層２とn-InxGa1-xAs層３との間の格子不整合
によってn-InxGa1-xAs層３に発生する転位を防ぎ、n-In
xGa1-xAs層３の電子移動度の低下を抑制し、かつ、n-In
xGa1-xAs層３の上に第12図に示す様なストレスを受けた
n-GaAsではなく、ストレスフリーなn-GaAs層４を形成
し、かつ、このn-GaAs層４表面上の一部にゲート金属５
を付着させることにより、FETのゲート特性を通常のGaA
s MESFETと同じにすることを特徴とするショットキーバ
リアゲートFETを得るように成して、上記第８図乃至第1
2図に示した従来のFETの問題点を解決するように成して
いる。
As基板１を用い、この半絶縁性GaAs基板１上にアンドー
プGaAsバッファー層２を形成して基板結晶の品質を改善
し、かつGaAsよりも同一温度，同一自由電子濃度，同一
不純物濃度において電子移動度が大きく、そして、アン
ドープGaAsバッファー層２へのキャリアの浸み出しを抑
制するため、GaAsよりも禁制帯幅の小さいn-InxGa1-xAs
層３を上記アンドープGaAsバッファー層２上に形成し、
かつ、このn-InxGa1-xAs層３の層厚をクリティカルシッ
クネス（hc）以下の５〜1000Åにすることにより、アン
ドープGaAs層２とn-InxGa1-xAs層３との間の格子不整合
によってn-InxGa1-xAs層３に発生する転位を防ぎ、n-In
xGa1-xAs層３の電子移動度の低下を抑制し、かつ、n-In
xGa1-xAs層３の上に第12図に示す様なストレスを受けた
n-GaAsではなく、ストレスフリーなn-GaAs層４を形成
し、かつ、このn-GaAs層４表面上の一部にゲート金属５
を付着させることにより、FETのゲート特性を通常のGaA
s MESFETと同じにすることを特徴とするショットキーバ
リアゲートFETを得るように成して、上記第８図乃至第1
2図に示した従来のFETの問題点を解決するように成して
いる。
＜実施例＞ 以下、図面を参照して、本発明の一実施例としてn-InxG
a1-xAs層（ｘ＝0.15）,n-GaAs層の２層のチャンネルを
有するMESFETについて、その製造工程に従って詳細に説
明する。
a1-xAs層（ｘ＝0.15）,n-GaAs層の２層のチャンネルを
有するMESFETについて、その製造工程に従って詳細に説
明する。
まずGaAs基板１を硫酸系エッチャント（硫酸：過酸化水
素：水＝3:1:1）中に30秒間浸漬し、前処理を行なう。
その後、GaAs基板１をMBE成長室に搬入し、As圧下で600
℃１時間のベーキングを行ない、GaAs基板１に付着して
いる酸化膜を除去する。その後、基板温度を580℃に下
げ、Gaセルシャッターを開け、アンドープGaAsバッファ
ー層２を１μｍ成長する。その後Inセルシャツター,Si
（980℃）セルシャッターを開にし、n-InxGa1-xAs層３
（ｎ＝５×1017cm-3,x＝0.15）を100Å成長する。その
後、Inセルシャッターを閉じ、同時にSiセル温度を980
℃から940℃に下げn-GaAs層４（ｎ＝２×1017cm-3）を2
000Å成長し、その後、Siセル温度を940℃から1020℃に
上げn+-GaAs層６（n+＝１×1017cm-3）を2000Å成長
し、その後、Siセルシャッター,Gaセルシャッターを同
時に閉じ、基板温度を400℃まで下げ、Asセルシャッタ
ーを閉じ、基板温度を室温にもどす。その後成長基板を
MBE成長室から取り出す。
素：水＝3:1:1）中に30秒間浸漬し、前処理を行なう。
その後、GaAs基板１をMBE成長室に搬入し、As圧下で600
℃１時間のベーキングを行ない、GaAs基板１に付着して
いる酸化膜を除去する。その後、基板温度を580℃に下
げ、Gaセルシャッターを開け、アンドープGaAsバッファ
ー層２を１μｍ成長する。その後Inセルシャツター,Si
（980℃）セルシャッターを開にし、n-InxGa1-xAs層３
（ｎ＝５×1017cm-3,x＝0.15）を100Å成長する。その
後、Inセルシャッターを閉じ、同時にSiセル温度を980
℃から940℃に下げn-GaAs層４（ｎ＝２×1017cm-3）を2
000Å成長し、その後、Siセル温度を940℃から1020℃に
上げn+-GaAs層６（n+＝１×1017cm-3）を2000Å成長
し、その後、Siセルシャッター,Gaセルシャッターを同
時に閉じ、基板温度を400℃まで下げ、Asセルシャッタ
ーを閉じ、基板温度を室温にもどす。その後成長基板を
MBE成長室から取り出す。
その後第２図に示す様に、GaAs成長層６上にフォトレジ
ストを用いてメサパターン８を形成する。その後、この
メサパターン８をマスク材として第３図に示す様な成長
層のエッチングを行ない素子間を分離させ、その後、上
記フォトレジスト８を有機溶剤を用いて除去する。その
後、通常のフォトリソグラフィー，電極蒸着，アロイ処
理を行ない第４図に示す様なオーミック電極７を形成す
る。その後、フォトレジストを用いて第５図に示す様な
ゲートパターン９を形成し、このゲートパターン９をマ
スク材としてn+-GaAs層６及びn-GaAs層４の一部をリン
酸系エッキャント（リン酸：過酸化水素：水）＝（3:1:
50）を用いてエッチングし、第６図に示す様なリセス形
状を得る。その後、ゲート電極５をEB蒸着機を用いて蒸
着し、その後上記フォトレジスト９を有機溶剤を用いて
除去し、第１図に示す様な構造の電界効果トランジスタ
を得る。
ストを用いてメサパターン８を形成する。その後、この
メサパターン８をマスク材として第３図に示す様な成長
層のエッチングを行ない素子間を分離させ、その後、上
記フォトレジスト８を有機溶剤を用いて除去する。その
後、通常のフォトリソグラフィー，電極蒸着，アロイ処
理を行ない第４図に示す様なオーミック電極７を形成す
る。その後、フォトレジストを用いて第５図に示す様な
ゲートパターン９を形成し、このゲートパターン９をマ
スク材としてn+-GaAs層６及びn-GaAs層４の一部をリン
酸系エッキャント（リン酸：過酸化水素：水）＝（3:1:
50）を用いてエッチングし、第６図に示す様なリセス形
状を得る。その後、ゲート電極５をEB蒸着機を用いて蒸
着し、その後上記フォトレジスト９を有機溶剤を用いて
除去し、第１図に示す様な構造の電界効果トランジスタ
を得る。
以上の様な方法で、第８図，第９図，第10図に示す様な
GaAs MESFETでは実現できない、電子移動度，ドリフト
速度の向上やキャリアの閉じ込め効果の向上を同時に実
現でき、かつ、第11図，第12図に示す様な従来のn-InGa
As層を電子走行層とするFETよりもゲート特性の優れたM
ESFETを得ることができ、従来のn-GaAsまたは、n-InGaA
sを用いたMESFETよりも50ms/mm程度gmを向上し、また、
従来のn-InGaAs層を電子走行層とするFETよりもゲート
のリーク電流を２桁小さくすることが可能となった。
GaAs MESFETでは実現できない、電子移動度，ドリフト
速度の向上やキャリアの閉じ込め効果の向上を同時に実
現でき、かつ、第11図，第12図に示す様な従来のn-InGa
As層を電子走行層とするFETよりもゲート特性の優れたM
ESFETを得ることができ、従来のn-GaAsまたは、n-InGaA
sを用いたMESFETよりも50ms/mm程度gmを向上し、また、
従来のn-InGaAs層を電子走行層とするFETよりもゲート
のリーク電流を２桁小さくすることが可能となった。
尚、本発明は、n-InGaAsとn-GaAsの２層のチャンネルを
有するMESFETばかりでなく、他の半導体、例えば、n-In
Pとn-GaAs,n-InAsとn-GaAs等を利用したMESFETに対して
も適用し得ることは明らかである。
有するMESFETばかりでなく、他の半導体、例えば、n-In
Pとn-GaAs,n-InAsとn-GaAs等を利用したMESFETに対して
も適用し得ることは明らかである。
＜発明の効果＞ 以上のように本発明によれば、半絶縁性GaAs基板上のア
ンドープGaAs上に形成したn-InGaAs層,n-GaAs層の２層
をチャンネル層として有するようになしているため、ゲ
ート特性を劣化させることなく、gmを大幅に向上させる
ことが出来る。
ンドープGaAs上に形成したn-InGaAs層,n-GaAs層の２層
をチャンネル層として有するようになしているため、ゲ
ート特性を劣化させることなく、gmを大幅に向上させる
ことが出来る。
第１図は、本発明の一実施例によるn-InGaAs,n-GaAsの
２層のチャンネルを有するリセス型FETの断面を示す
図、第２図乃至第６図は、それぞれ本発明の一実施例の
電界効果トランジスタの製造工程を説明するため各工程
における試料断面を示す図、第７図は、最も一般的なプ
レーナー型GaAs MESFETの断面を示す図、第８図は表面n
+-GaAs層を有するリセス型GaAs MESFETの断面を示す
図、第９図は、表面n+-GaAs層を有し、かつ、ベリッド
チャンネルプロファイルを有するリセス型GaAs MESFET
の断面を示す図、第10図は、表面n+-GaAs層を有し、か
つアンドープAlGaAsバッファー層を有するリセス型GaAs
MESFETの断面を示す図、第11図は、半絶縁性InP基板上
に形成された表面アンドープInAlAs層を有するプレーナ
ー型InGaAs MIS-like FETの断面を示す図、第12図は、
半絶縁性InP基板上に形成された表面n-GaAs層を有する
プレーナー型InGaAs MESFETの断面を示す図である。 １…半絶縁性GaAs基板、２…アンドープGaAs層、３…n-
InGaAs層、４…n-GaAs層、５…ゲート電極、６…n+-GaA
s層、７…オーミック電極。
２層のチャンネルを有するリセス型FETの断面を示す
図、第２図乃至第６図は、それぞれ本発明の一実施例の
電界効果トランジスタの製造工程を説明するため各工程
における試料断面を示す図、第７図は、最も一般的なプ
レーナー型GaAs MESFETの断面を示す図、第８図は表面n
+-GaAs層を有するリセス型GaAs MESFETの断面を示す
図、第９図は、表面n+-GaAs層を有し、かつ、ベリッド
チャンネルプロファイルを有するリセス型GaAs MESFET
の断面を示す図、第10図は、表面n+-GaAs層を有し、か
つアンドープAlGaAsバッファー層を有するリセス型GaAs
MESFETの断面を示す図、第11図は、半絶縁性InP基板上
に形成された表面アンドープInAlAs層を有するプレーナ
ー型InGaAs MIS-like FETの断面を示す図、第12図は、
半絶縁性InP基板上に形成された表面n-GaAs層を有する
プレーナー型InGaAs MESFETの断面を示す図である。 １…半絶縁性GaAs基板、２…アンドープGaAs層、３…n-
InGaAs層、４…n-GaAs層、５…ゲート電極、６…n+-GaA
s層、７…オーミック電極。
Claims (1)
- 【請求項１】半絶縁性GaAs基板と、該半絶縁性GaAs基板
上に形成されたアンドープGaAs層と、 該アンドープGaAs層上に形成された５〜1000オングスト
ロームの層厚を有するｎ型InGaAs層と、 該ｎ型InGaAs層上に形成されたｎ型GaAs層と、 を備え、 上記ｎ型InGaAs層及びｎ型GaAs層の２層をチャンネル層
として構成するようになしたことを特徴とする電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15870087A JPH0671011B2 (ja) | 1987-06-24 | 1987-06-24 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15870087A JPH0671011B2 (ja) | 1987-06-24 | 1987-06-24 | 電界効果トランジスタ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH012371A JPH012371A (ja) | 1989-01-06 |
| JPS642371A JPS642371A (en) | 1989-01-06 |
| JPH0671011B2 true JPH0671011B2 (ja) | 1994-09-07 |
Family
ID=15677448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15870087A Expired - Fee Related JPH0671011B2 (ja) | 1987-06-24 | 1987-06-24 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671011B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206527A (en) * | 1990-11-09 | 1993-04-27 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| JP3421306B2 (ja) | 2000-07-19 | 2003-06-30 | 富士通カンタムデバイス株式会社 | 化合物半導体装置 |
-
1987
- 1987-06-24 JP JP15870087A patent/JPH0671011B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS642371A (en) | 1989-01-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |