JP3084820B2 - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JP3084820B2 JP3084820B2 JP03232664A JP23266491A JP3084820B2 JP 3084820 B2 JP3084820 B2 JP 3084820B2 JP 03232664 A JP03232664 A JP 03232664A JP 23266491 A JP23266491 A JP 23266491A JP 3084820 B2 JP3084820 B2 JP 3084820B2
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- compound semiconductor
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Description
【０００１】
【産業上の利用分野】本発明は化合物半導体装置に係
り，特にショットキーバリア型電界効果トランジスタ
（ＭＥＳＦＥＴ）に関する。
り，特にショットキーバリア型電界効果トランジスタ
（ＭＥＳＦＥＴ）に関する。
【０００２】ＧａＡｓ系ＭＥＳＦＥＴは一般にマイクロ
波以上の帯域の高周波通信に使用されているが，その性
能向上への努力が絶えず続けられている。
波以上の帯域の高周波通信に使用されているが，その性
能向上への努力が絶えず続けられている。
【０００３】
【従来の技術】図６(a) 〜(c) は高出力用ＧａＡｓ系Ｍ
ＥＳＦＥＴの従来例を示す断面図であり，１はＧａＡｓ
基板，２はバッファ層であってｉ−ＧａＡｓ，３は動作
層であってｎ−ＧａＡｓ，32a, 32b, 32c は動作層であ
って，それぞれｎ+ −ＧａＡｓ，ｎ- −ＧａＡｓ，接合
空乏層，４はコンタクト層であってｎ+ −ＧａＡｓ，５
はゲート電極，６はソース電極，７はドレイン電極，11
はストッパであってＡｌＧａＡｓを表す。
ＥＳＦＥＴの従来例を示す断面図であり，１はＧａＡｓ
基板，２はバッファ層であってｉ−ＧａＡｓ，３は動作
層であってｎ−ＧａＡｓ，32a, 32b, 32c は動作層であ
って，それぞれｎ+ −ＧａＡｓ，ｎ- −ＧａＡｓ，接合
空乏層，４はコンタクト層であってｎ+ −ＧａＡｓ，５
はゲート電極，６はソース電極，７はドレイン電極，11
はストッパであってＡｌＧａＡｓを表す。
【０００４】以下，これらの図を参照しながら，従来例
について説明する。 図６(a) 参照 高出力用ＭＥＳＦＥＴでは出力を大きくとるので，表面
リークを避けるためゲート電極形成位置の動作層３を所
定の電流値が得られるまで掘り込み，そこにゲート電極
５を形成する。
について説明する。 図６(a) 参照 高出力用ＭＥＳＦＥＴでは出力を大きくとるので，表面
リークを避けるためゲート電極形成位置の動作層３を所
定の電流値が得られるまで掘り込み，そこにゲート電極
５を形成する。
【０００５】掘り込みはウエットエッチングにより行
い，リセス形状とするが，エッチングの制御が難しく，
精度よく所定の性能を出すことが難しい。 図６(b) 参照 そのため，所定の厚さの動作層３の上に極く薄いＡｌＧ
ａＡｓのストッパ層11を設け，その上にコンタクト層４
を形成し，コンタクト層４の掘り込みは選択ドライエッ
チングにより行い，その後，露出したストッパ層11を除
去してリセス形状とすることも行われる。
い，リセス形状とするが，エッチングの制御が難しく，
精度よく所定の性能を出すことが難しい。 図６(b) 参照 そのため，所定の厚さの動作層３の上に極く薄いＡｌＧ
ａＡｓのストッパ層11を設け，その上にコンタクト層４
を形成し，コンタクト層４の掘り込みは選択ドライエッ
チングにより行い，その後，露出したストッパ層11を除
去してリセス形状とすることも行われる。
【０００６】しかし，いずれにせよゲート電極は動作層
上に形成されるので，動作層の電子濃度が大きくなると
ゲートリーク電流を生じ．そのため動作層の不純物濃度
をある値の所までしか上げることができなかった。その
結果，特性もあまり向上できなかった。
上に形成されるので，動作層の電子濃度が大きくなると
ゲートリーク電流を生じ．そのため動作層の不純物濃度
をある値の所までしか上げることができなかった。その
結果，特性もあまり向上できなかった。
【０００７】図６(c) 参照 このような経緯から，動作層表面の不純物濃度を下げた
階段接合構造が提案された。即ち，動作層をｎ+ −Ｇａ
Ａｓ(32a) とｎ-−ＧａＡｓ(32b) の接合構造とするも
のであるが，やはり表面のリーク電流成分が多いこと
と，接合による電子空乏層32c が発生することで特性は
あまり向上しなかった。
階段接合構造が提案された。即ち，動作層をｎ+ −Ｇａ
Ａｓ(32a) とｎ-−ＧａＡｓ(32b) の接合構造とするも
のであるが，やはり表面のリーク電流成分が多いこと
と，接合による電子空乏層32c が発生することで特性は
あまり向上しなかった。
【０００８】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，動作層においてその組成が傾斜型に変化するよう
に形成し，かつ不純物濃度も傾斜型に変化するようにし
て，高性能が引き出せるようにした構造の化合物半導体
装置を提供することを目的とする。
鑑み，動作層においてその組成が傾斜型に変化するよう
に形成し，かつ不純物濃度も傾斜型に変化するようにし
て，高性能が引き出せるようにした構造の化合物半導体
装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】図１(a) 〜(d) は, 本発
明の実施例を示す工程順断面図，図２は動作層における
組成の推移を示す図，図３は動作層における電子濃度の
推移を示す図，図４は動作層におけるバンドギャップエ
ネルギーの推移を示す図である。
明の実施例を示す工程順断面図，図２は動作層における
組成の推移を示す図，図３は動作層における電子濃度の
推移を示す図，図４は動作層におけるバンドギャップエ
ネルギーの推移を示す図である。
【００１０】上記課題は、化合物半導体基板１と、該化
合物半導体基板１上に形成されたバッファ層2a,2bと、
該バッファ層2a,2b上に形成された動作層3a,3b,3cと、
該動作層3a,3b,3c上に形成され、該動作層3a,3b,3cとシ
ョットキー接合するゲート電極５と、該動作層3a,3b,3c
上に形成されかつ該ゲート電極５の両側に配置されたソ
ース電極６及びドレイン電極７とを有する化合物半導体
装置であって、該動作層3a,3b,3cは、バッファ層2a,2b
界面側ではＩｎを含んだIII−Ｖ族化合物半導体層から
なり、ショットキ−接合界面側ではＡｌを含んだIII−
Ｖ族化合物半導体層からなり、その組成はバッファ界面
からショットキ−接合界面に向かってバンドギャップエ
ネルギーが大きくなるように変化し、かつその不純物ド
ーピング濃度はバッファ界面からショットキ−接合界面
に向かって小さくなるように変化している化合物半導体
装置によって解決される。
合物半導体基板１上に形成されたバッファ層2a,2bと、
該バッファ層2a,2b上に形成された動作層3a,3b,3cと、
該動作層3a,3b,3c上に形成され、該動作層3a,3b,3cとシ
ョットキー接合するゲート電極５と、該動作層3a,3b,3c
上に形成されかつ該ゲート電極５の両側に配置されたソ
ース電極６及びドレイン電極７とを有する化合物半導体
装置であって、該動作層3a,3b,3cは、バッファ層2a,2b
界面側ではＩｎを含んだIII−Ｖ族化合物半導体層から
なり、ショットキ−接合界面側ではＡｌを含んだIII−
Ｖ族化合物半導体層からなり、その組成はバッファ界面
からショットキ−接合界面に向かってバンドギャップエ
ネルギーが大きくなるように変化し、かつその不純物ド
ーピング濃度はバッファ界面からショットキ−接合界面
に向かって小さくなるように変化している化合物半導体
装置によって解決される。
【００１１】また、前記動作層3a,3b,3cがバッファ界面
側がＩｎＧａＡｓ系であり、ショットキー接合界面側が
ＡｌＧａＡｓ系である化合物半導体装置によって解決さ
れる。
側がＩｎＧａＡｓ系であり、ショットキー接合界面側が
ＡｌＧａＡｓ系である化合物半導体装置によって解決さ
れる。
【００１２】
【作用】本発明では，動作層3a, 3b, 3cはIII-Ｖ族化合
物半導体層からなり，その組成はバッファ界面からショ
ットキー接合界面に向かってバンドギャップエネルギー
が大きくなるように変化しているので，ショットキー接
合界面近傍ではバンドギャップエネルギーが大きな組成
となる。そのため，リーク電流成分を減らすことができ
る。
物半導体層からなり，その組成はバッファ界面からショ
ットキー接合界面に向かってバンドギャップエネルギー
が大きくなるように変化しているので，ショットキー接
合界面近傍ではバンドギャップエネルギーが大きな組成
となる。そのため，リーク電流成分を減らすことができ
る。
【００１３】動作層3a, 3b, 3cの組成は変化させること
により（図２参照），化合物半導体基板１との格子定数
からのずれによる歪みを緩和し，格子欠陥を生じないよ
うにすることができる。
により（図２参照），化合物半導体基板１との格子定数
からのずれによる歪みを緩和し，格子欠陥を生じないよ
うにすることができる。
【００１４】不純物ドーピング濃度はバッファ界面から
ショットキー接合界面に向かって小さくなるように変化
しているから，ショットキー接合界面近傍では電子濃度
が低く，リーク電流成分を減らすことができる。電子濃
度の断続的変化もないから，接合空乏層も発生しない。
ショットキー接合界面に向かって小さくなるように変化
しているから，ショットキー接合界面近傍では電子濃度
が低く，リーク電流成分を減らすことができる。電子濃
度の断続的変化もないから，接合空乏層も発生しない。
【００１５】しかも，実際に電子が流れる活性領域部分
では電子濃度を上げ性能を向上できるようにしている。
また，ショットキー接合界面近傍に電子捕獲準位があれ
ば，そこでは電子濃度が急減し（図３参照），リーク電
流を減らすのに極めて効果的である。
では電子濃度を上げ性能を向上できるようにしている。
また，ショットキー接合界面近傍に電子捕獲準位があれ
ば，そこでは電子濃度が急減し（図３参照），リーク電
流を減らすのに極めて効果的である。
【００１６】また，動作層のバッファ界面側がＩｎＧａ
Ａｓ系，ショットキー接合界面側がＡｌＧａＡｓ系であ
るようにすれば，効果的に目的が達成できる。
Ａｓ系，ショットキー接合界面側がＡｌＧａＡｓ系であ
るようにすれば，効果的に目的が達成できる。
【００１７】
【実施例】図１(a) 〜(d) は実施例を示す工程順断面図
である。以下，これらの図を参照しながら，実施例につ
いて説明する。
である。以下，これらの図を参照しながら，実施例につ
いて説明する。
【００１８】図１(a) 参照 分子線エピタキシー（ＭＢＥ）により，ＧａＡｓ基板１
上にバッファ層となるｉ−ＧａＡｓ層2a, ｉ−Ａｌ0.23
Ｇａ0.77Ａｓ層2bを, それぞれ5000Å,10000Åの厚さに
形成する。
上にバッファ層となるｉ−ＧａＡｓ層2a, ｉ−Ａｌ0.23
Ｇａ0.77Ａｓ層2bを, それぞれ5000Å,10000Åの厚さに
形成する。
【００１９】次に，動作層3a, 3b, 3cとなるｎ+ −Ｉｎ
ＧａＡｓ層，ｎ−ＧａＡｓ層，ｎ- −ＡｌＧａＡｓ層を
連続成長する。まず，Ｉｎソースの温度を1100℃に設定
して，Ｉｎ組成が0.40（Ｉｎ0.40Ｇａ0.60Ａｓ）となる
ようにし, Ｓｉソースの温度を1400℃に設定してドーピ
ング濃度が３×１０18cm-3となるようにする。 250Å成
長する間にＩｎソースの温度を徐々に1000℃まで下げて
Ｉｎ組成をゼロにする（ＧａＡｓ）。Ｓｉソースの温度
は 250Å成長する間に徐々に1350℃まで下げてドーピン
グ濃度が約６×１０17cm-3まで下がるようにする。
ＧａＡｓ層，ｎ−ＧａＡｓ層，ｎ- −ＡｌＧａＡｓ層を
連続成長する。まず，Ｉｎソースの温度を1100℃に設定
して，Ｉｎ組成が0.40（Ｉｎ0.40Ｇａ0.60Ａｓ）となる
ようにし, Ｓｉソースの温度を1400℃に設定してドーピ
ング濃度が３×１０18cm-3となるようにする。 250Å成
長する間にＩｎソースの温度を徐々に1000℃まで下げて
Ｉｎ組成をゼロにする（ＧａＡｓ）。Ｓｉソースの温度
は 250Å成長する間に徐々に1350℃まで下げてドーピン
グ濃度が約６×１０17cm-3まで下がるようにする。
【００２０】次に，ＩｎソースをＡｌソースに切り換え
て，温度を1000℃から1100℃まで徐々に上げ, その間，
Ａｌ組成を徐々にゼロから0.30（Ａｌ0.30Ｇａ0.70Ａ
ｓ）まで増すようにして 250Å成長する。Ｓｉソースの
温度は徐々に1300℃まで下げて最終的にドーピング濃度
が約１×１０17cm-3となるようにする。
て，温度を1000℃から1100℃まで徐々に上げ, その間，
Ａｌ組成を徐々にゼロから0.30（Ａｌ0.30Ｇａ0.70Ａ
ｓ）まで増すようにして 250Å成長する。Ｓｉソースの
温度は徐々に1300℃まで下げて最終的にドーピング濃度
が約１×１０17cm-3となるようにする。
【００２１】その後，Ａｌソースは切り，温度を1400℃
とする別のＳｉソースからドーパントを供給し，ｎ+ −
ＧａＡｓのコンタクト層４を 700Åの厚さに成長する。 図１(b) 参照 真空蒸着法により，コンタクト層４の上に厚さが例えば
400ÅのＡｕＧｅ膜と厚さが例えば4000ÅのＡｕ膜を連
続して形成し，それをパターニングしてソース電極６，
ドレイン電極７を形成する。
とする別のＳｉソースからドーパントを供給し，ｎ+ −
ＧａＡｓのコンタクト層４を 700Åの厚さに成長する。 図１(b) 参照 真空蒸着法により，コンタクト層４の上に厚さが例えば
400ÅのＡｕＧｅ膜と厚さが例えば4000ÅのＡｕ膜を連
続して形成し，それをパターニングしてソース電極６，
ドレイン電極７を形成する。
【００２２】その後， 450℃で合金化処理を行う。 図１(c) 参照 レジストを塗布し，ゲート電極を形成するための開孔8a
を有するレジストマスク８を形成する。開孔8aからコン
タクト層４を，例えばＣＣｌ2Ｆ2 ガスで選択的にエッ
チングして除去する。この時，若干のサイドエッチング
が生じるが，動作層であるｎ−Ａｌ0.30Ｇａ0.70Ａｓ層
(3c)はエッチングされない。
を有するレジストマスク８を形成する。開孔8aからコン
タクト層４を，例えばＣＣｌ2Ｆ2 ガスで選択的にエッ
チングして除去する。この時，若干のサイドエッチング
が生じるが，動作層であるｎ−Ａｌ0.30Ｇａ0.70Ａｓ層
(3c)はエッチングされない。
【００２３】図１(d) 参照 レジストマスク８を残したまま，全面に厚さが例えば20
00ÅのＴｉ膜と厚さが例えば2000ÅのＡｌ膜を連続して
蒸着し，レジストマスク８を除去して（リフトオフ），
ゲート電極５を形成する。
00ÅのＴｉ膜と厚さが例えば2000ÅのＡｌ膜を連続して
蒸着し，レジストマスク８を除去して（リフトオフ），
ゲート電極５を形成する。
【００２４】図２は動作層における組成の推移を示す図
で，動作層3a, 3b, 3cは連続的に変化する傾斜組成とな
る。即ち，バッファ界面（Ｐ1 ）でＩｎ0.40Ｇａ0.60Ａ
ｓ，ショットキー接合界面（Ｐ2 ）でＡｌ0.30Ｇａ0.70
Ａｓ，その中間でＧａＡｓとなっている。
で，動作層3a, 3b, 3cは連続的に変化する傾斜組成とな
る。即ち，バッファ界面（Ｐ1 ）でＩｎ0.40Ｇａ0.60Ａ
ｓ，ショットキー接合界面（Ｐ2 ）でＡｌ0.30Ｇａ0.70
Ａｓ，その中間でＧａＡｓとなっている。
【００２５】図３は動作層における電子濃度の推移を示
す図で，バッファ界面（Ｐ1 ）では３×１０18cm-3，シ
ョットキー接合界面（Ｐ2 ）近傍では１×１０17cm-3程
度に減少する。さらに，Ｓｉドープの場合，ショットキ
ー接合界面（Ｐ2 ）近傍ではＤＸセンタと呼ばれる深い
電子捕獲準位が生じて，電子濃度はショットキー接合界
面では１×１０16cm-3程度にまで激減している。
す図で，バッファ界面（Ｐ1 ）では３×１０18cm-3，シ
ョットキー接合界面（Ｐ2 ）近傍では１×１０17cm-3程
度に減少する。さらに，Ｓｉドープの場合，ショットキ
ー接合界面（Ｐ2 ）近傍ではＤＸセンタと呼ばれる深い
電子捕獲準位が生じて，電子濃度はショットキー接合界
面では１×１０16cm-3程度にまで激減している。
【００２６】この電子捕獲準位の発生は，Ｓｉドープの
ＡｌＧａＡｓ層において顕著であり，ゲートリーク電流
を押さえるのに効果的である。図４は動作層におけるバ
ンドギャップエネルギーの推移を示す図である。
ＡｌＧａＡｓ層において顕著であり，ゲートリーク電流
を押さえるのに効果的である。図４は動作層におけるバ
ンドギャップエネルギーの推移を示す図である。
【００２７】バンドギャップエネルギーはバッファ界面
（Ｐ1 ）では0.8 ｅＶ，ショットキー接合界面（Ｐ2 ）
では1.7 ｅＶとなり，Ｐ1 点からＰ2 点に向けて徐々に
大きくなっている。
（Ｐ1 ）では0.8 ｅＶ，ショットキー接合界面（Ｐ2 ）
では1.7 ｅＶとなり，Ｐ1 点からＰ2 点に向けて徐々に
大きくなっている。
【００２８】ゲート電極５直下の動作層3cでは, バンド
ギャップエネルギーが大きく，かつ電子濃度が低いの
で，ゲートリーク電流がなくなり，特性の劣化が生じな
い。また，ショットキー空乏層を介して動作する活性領
域3aでは, バンドギャップエネルギーが小さく，かつ電
子速度の速い（有効質量の小さい）ＩｎＧａＡｓ層があ
り，電子濃度も高いので，特性が良好となる。
ギャップエネルギーが大きく，かつ電子濃度が低いの
で，ゲートリーク電流がなくなり，特性の劣化が生じな
い。また，ショットキー空乏層を介して動作する活性領
域3aでは, バンドギャップエネルギーが小さく，かつ電
子速度の速い（有効質量の小さい）ＩｎＧａＡｓ層があ
り，電子濃度も高いので，特性が良好となる。
【００２９】さらに，動作層の組成は徐々に変化させて
いるので，基板１との格子定数のずれによる歪みが緩和
される。動作層の中間点の組成はＧａＡｓで基板と等し
く，中間点からショットキー接合界面（Ｐ2 ）に向かう
ＡｌＧａＡｓは，格子定数がＧａＡｓとほぼ等しい組成
である。また，中間点からバッファ界面（Ｐ1 ）に向か
うＩｎＧａＡｓは，格子定数がＧａＡｓより大きい組成
であるが，組成の変化は徐々であり，動作層全体の厚さ
も 500Åと薄いので，歪みに基づく格子欠陥は生じな
い。
いるので，基板１との格子定数のずれによる歪みが緩和
される。動作層の中間点の組成はＧａＡｓで基板と等し
く，中間点からショットキー接合界面（Ｐ2 ）に向かう
ＡｌＧａＡｓは，格子定数がＧａＡｓとほぼ等しい組成
である。また，中間点からバッファ界面（Ｐ1 ）に向か
うＩｎＧａＡｓは，格子定数がＧａＡｓより大きい組成
であるが，組成の変化は徐々であり，動作層全体の厚さ
も 500Åと薄いので，歪みに基づく格子欠陥は生じな
い。
【００３０】この実施例のＭＥＳＦＥＴは，１２ＧHzに
おけるＰ1 ｄＢ（１dB利得圧縮点電力）が６５０ｍＷ／
mm, 小信号利得１６ｄＢであった。これに対して，従来
構造のＭＥＳＦＥＴ（図６(c))では, １２ＧHzにおける
Ｐ1 ｄＢが４５０ｍＷ／mm,小信号利得が１０ｄＢであ
り，本発明の効果が確認できた。
おけるＰ1 ｄＢ（１dB利得圧縮点電力）が６５０ｍＷ／
mm, 小信号利得１６ｄＢであった。これに対して，従来
構造のＭＥＳＦＥＴ（図６(c))では, １２ＧHzにおける
Ｐ1 ｄＢが４５０ｍＷ／mm,小信号利得が１０ｄＢであ
り，本発明の効果が確認できた。
【００３１】図５は他の実施例を示す断面図である。化
合物半導体基板１，バッファ層2a, 2b，コンタクト層
４，ゲート電極５，ソース電極６，ドレイン電極７は前
述の実施例と同じであるが, 動作層の組成は，バッファ
界面（Ｐ1 ）ではｎ+ −Ｉｎ0.3 Ｇａ0.7 Ｐ (31a)，シ
ョットキー接合界面（Ｐ2 ）ではｎ- −Ｉｎ0.45Ａｌ
0.55Ｐ (31c)，その中間ではＡｌとＩｎの組成が徐々に
連続して推移するｎ−Ｉｎx Ａｌy Ｇａ1-x-y Ｐ (31b)
となっている。
合物半導体基板１，バッファ層2a, 2b，コンタクト層
４，ゲート電極５，ソース電極６，ドレイン電極７は前
述の実施例と同じであるが, 動作層の組成は，バッファ
界面（Ｐ1 ）ではｎ+ −Ｉｎ0.3 Ｇａ0.7 Ｐ (31a)，シ
ョットキー接合界面（Ｐ2 ）ではｎ- −Ｉｎ0.45Ａｌ
0.55Ｐ (31c)，その中間ではＡｌとＩｎの組成が徐々に
連続して推移するｎ−Ｉｎx Ａｌy Ｇａ1-x-y Ｐ (31b)
となっている。
【００３２】さらに，動作層へのＳｉドーピング量は，
前述の実施例と同じくバッファ界面（Ｐ1 ）からショッ
トキー接合界面（Ｐ2 ）に向けて徐々に小さくする。バ
ンドギャップエネルギーはバッファ界面（Ｐ1）では1.6
5ｅＶ，ショットキー接合界面（Ｐ2 ）では2.33ｅＶ
で，Ｐ1 点からＰ2 点に向けて徐々に大きくなってい
る。
前述の実施例と同じくバッファ界面（Ｐ1 ）からショッ
トキー接合界面（Ｐ2 ）に向けて徐々に小さくする。バ
ンドギャップエネルギーはバッファ界面（Ｐ1）では1.6
5ｅＶ，ショットキー接合界面（Ｐ2 ）では2.33ｅＶ
で，Ｐ1 点からＰ2 点に向けて徐々に大きくなってい
る。
【００３３】この場合も前述の実施例と同様に，ゲート
リーク電流は抑制され，特性の劣化が生じない。ショッ
トキー空乏層を介して動作する活性領域31aでは, バン
ドギャップエネルギーが小さく，かつ電子速度の速いＩ
ｎＧａＰ層があり，電子濃度も高いので，特性が良好と
なる。
リーク電流は抑制され，特性の劣化が生じない。ショッ
トキー空乏層を介して動作する活性領域31aでは, バン
ドギャップエネルギーが小さく，かつ電子速度の速いＩ
ｎＧａＰ層があり，電子濃度も高いので，特性が良好と
なる。
【００３４】バッファ界面のｎ+ −Ｉｎ0.3 Ｇａ0.7 Ｐ
の格子定数は5.74Å，ショットキー接合界面のｎ- −Ｉ
ｎ0.45Ａｌ0.55Ｐの格子定数は5.68Åであり，その間，
組成が連続的に変化しているので，ＧａＡｓ基板の格子
定数5.65Åとのずれによる歪みは緩和され，格子欠陥を
生じない。
の格子定数は5.74Å，ショットキー接合界面のｎ- −Ｉ
ｎ0.45Ａｌ0.55Ｐの格子定数は5.68Åであり，その間，
組成が連続的に変化しているので，ＧａＡｓ基板の格子
定数5.65Åとのずれによる歪みは緩和され，格子欠陥を
生じない。
【００３５】なお，バッファ界面Ｐ1 からショットキー
接合界面Ｐ2 に至る化合物半導体の組成は，実施例では
連続的に変化するようにしたが，ステップ的に変化する
ようにしてもよい。
接合界面Ｐ2 に至る化合物半導体の組成は，実施例では
連続的に変化するようにしたが，ステップ的に変化する
ようにしてもよい。
【００３６】
【発明の効果】以上説明したように，本発明によれば，
ショットキーバリア型電界効果トランジスタを高性能化
することができる。
ショットキーバリア型電界効果トランジスタを高性能化
することができる。
【図１】(a) 〜(d) は実施例を示す工程順断面図であ
る。
る。
【図２】動作層における組成の推移を示す図である。
【図３】動作層における電子濃度の推移を示す図であ
る。
る。
【図４】動作層におけるバンドギャップエネルギーの推
移を示す図である。
移を示す図である。
【図５】他の実施例を示す断面図である。
【図６】(a) 〜(c) は従来例を示す断面図である。
１は化合物半導体基板であってＧａＡｓ基板 ２，2a, 2bはバッファ層 ３，3a, 3b, 3c，31a, 31b, 31c, 32a, 32b, 32cは動作
層 ４はコンタクト層 ５はゲート電極 ６はソース電極 ７はドレイン電極 ８はレジストマスク 8aは開孔 11はストッパ
層 ４はコンタクト層 ５はゲート電極 ６はソース電極 ７はドレイン電極 ８はレジストマスク 8aは開孔 11はストッパ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−171167（ＪＰ，Ａ) 特開 昭64−57677（ＪＰ，Ａ) 特開 昭55−123172（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 - 21/338 H01L 29/80 - 29/812
Claims (1)
- 【請求項１】化合物半導体基板と、 該化合物半導体基板上に形成されたバッファ層と、 該バッファ層上に形成された動作層と、 該動作層上に形成され、該動作層とショットキー接合す
るゲート電極と、 該動作層上に形成されかつ該ゲート電極の両側に配置さ
れたソース電極及びドレイン電極とを有する化合物半導
体装置であって、 該動作層は、バッファ層界面側ではＩｎを含んだIII−
Ｖ族化合物半導 体層からなり、ショットキ−接合界面側
ではＡｌを含んだIII−Ｖ族化合物半導体層からなり、
その組成はバッファ界面からショットキ−接合界面に向
かってバンドギャップエネルギーが大きくなるように変
化し、かつその不純物ドーピング濃度はバッファ界面か
らショットキ−接合界面に向かって小さくなるように変
化していることを特徴とする化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03232664A JP3084820B2 (ja) | 1991-09-12 | 1991-09-12 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03232664A JP3084820B2 (ja) | 1991-09-12 | 1991-09-12 | 化合物半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574813A JPH0574813A (ja) | 1993-03-26 |
| JP3084820B2 true JP3084820B2 (ja) | 2000-09-04 |
Family
ID=16942859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03232664A Expired - Fee Related JP3084820B2 (ja) | 1991-09-12 | 1991-09-12 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084820B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9620592B2 (en) | 2015-02-12 | 2017-04-11 | International Business Machines Corporation | Doped zinc oxide and n-doping to reduce junction leakage |
| US9653570B2 (en) | 2015-02-12 | 2017-05-16 | International Business Machines Corporation | Junction interlayer dielectric for reducing leakage current in semiconductor devices |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3790500B2 (ja) | 2002-07-16 | 2006-06-28 | ユーディナデバイス株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP6616595B2 (ja) | 2015-06-15 | 2019-12-04 | 東芝機械株式会社 | バレルブロック |
-
1991
- 1991-09-12 JP JP03232664A patent/JP3084820B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9620592B2 (en) | 2015-02-12 | 2017-04-11 | International Business Machines Corporation | Doped zinc oxide and n-doping to reduce junction leakage |
| US9653570B2 (en) | 2015-02-12 | 2017-05-16 | International Business Machines Corporation | Junction interlayer dielectric for reducing leakage current in semiconductor devices |
| US10038057B2 (en) | 2015-02-12 | 2018-07-31 | International Business Machines Corporation | Junction interlayer dielectric for reducing leakage current in semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574813A (ja) | 1993-03-26 |
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