JPS62259474A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS62259474A JPS62259474A JP10200386A JP10200386A JPS62259474A JP S62259474 A JPS62259474 A JP S62259474A JP 10200386 A JP10200386 A JP 10200386A JP 10200386 A JP10200386 A JP 10200386A JP S62259474 A JPS62259474 A JP S62259474A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は信号処理用の化合物半導体ショットキーゲート
ＦＥＴ （電界効果トランジスタ）に係り、特に高速動
作に好適な素子構造とそのプロセスに関する。
ＦＥＴ （電界効果トランジスタ）に係り、特に高速動
作に好適な素子構造とそのプロセスに関する。
ＦＥＴは、半導体中に形成した導電型チャネル層の両端
にオーム性の２電極ソース・ドレイン（Ｓ／Ｄ）を設け
、チャネルを通して両Ｓ／Ｄ電極間を流れる電流を、Ｓ
／Ｄｍｉ極用のチャネル上に設けたゲート電極から印加
した電界で制御することによって動作する。このＦＥＴ
の高速化には、Ｓ／Ｄ電極間の直列抵抗を減らすことが
重要である。
にオーム性の２電極ソース・ドレイン（Ｓ／Ｄ）を設け
、チャネルを通して両Ｓ／Ｄ電極間を流れる電流を、Ｓ
／Ｄｍｉ極用のチャネル上に設けたゲート電極から印加
した電界で制御することによって動作する。このＦＥＴ
の高速化には、Ｓ／Ｄ電極間の直列抵抗を減らすことが
重要である。
従来のＧａＡｓ等の化合物半導体を用いたショットキー
ゲートＦＥＴでは、高速化を目的として第３図に示すよ
うなＦＥＴ構造が考えられている。このＦＥＴでは、半
絶縁性ＧａＡｓ基板１表面部に形成したチャネル層２の
表面に耐熱性ゲート電極を設け、これにセルファライン
して高濃度の不純物イオン注入を行い、低抵抗のＳ／Ｄ
領１４，４’ を形成することによって、直列抵抗を減
らし、高速動作を達成している。５，６はそれぞれＳ／
ｎｒＥｊ極である。
ゲートＦＥＴでは、高速化を目的として第３図に示すよ
うなＦＥＴ構造が考えられている。このＦＥＴでは、半
絶縁性ＧａＡｓ基板１表面部に形成したチャネル層２の
表面に耐熱性ゲート電極を設け、これにセルファライン
して高濃度の不純物イオン注入を行い、低抵抗のＳ／Ｄ
領１４，４’ を形成することによって、直列抵抗を減
らし、高速動作を達成している。５，６はそれぞれＳ／
ｎｒＥｊ極である。
この構造のＦ Ｔ’： ＴではＳ／ｒ）領域４，４′形
成用のイオン注入後、この注入イオンの活性化のために
８００℃以上のアニールが必要であり、ゲート電極３と
しては、このアニールに耐え得ろ耐熱性が要求される。
成用のイオン注入後、この注入イオンの活性化のために
８００℃以上のアニールが必要であり、ゲート電極３と
しては、このアニールに耐え得ろ耐熱性が要求される。
この耐熱性ゲート電極材料としては、従来、ＷＳｉやＷ
−ＡＱ等の金属材料が開発されている。
−ＡＱ等の金属材料が開発されている。
例としては、特開昭５７−１１３２８９号公報記載のも
のがある。ＷＳｊはショットキーバリアのバリアハイド
φＢが０．８Ｖと高いこと、ゲート電極がドライエツチ
ングにより垂直に加工できること等が特徴である（この
加工性はゲート電極３とＳ／Ｄ領【或を電気的に分離す
る上で重要前ある）。しかしながら、ＷＳｉでは被着中
に取込まれた酸素が動きやすく、アニール時にＧａＡｓ
内に拡散し素子特性を劣化させる。従って、ＷＳｉのス
パッタ時には、ＩＸ １０−７ｔｏｒｒ以下の高真空が
必要となり、生産性に難点がある。
のがある。ＷＳｊはショットキーバリアのバリアハイド
φＢが０．８Ｖと高いこと、ゲート電極がドライエツチ
ングにより垂直に加工できること等が特徴である（この
加工性はゲート電極３とＳ／Ｄ領【或を電気的に分離す
る上で重要前ある）。しかしながら、ＷＳｉでは被着中
に取込まれた酸素が動きやすく、アニール時にＧａＡｓ
内に拡散し素子特性を劣化させる。従って、ＷＳｉのス
パッタ時には、ＩＸ １０−７ｔｏｒｒ以下の高真空が
必要となり、生産性に難点がある。
一方、Ｗ−ＡＱではＡＱが酸素との親和力が強いため、
ＧａＡｓ中への酸素の拡散が押えられるので、比較的
低真空度のスパッタ装置を使用して形成しても、良好な
ショットキー特性の得られることが特徴である。しかし
、Ｗ−ＡαではショットキーバリアのバリアハイドφＢ
が０．７２Ｖ程度以下と低く、エンハンスメント型で動
作させた時の動作電圧範囲の小さいことが難点である。
ＧａＡｓ中への酸素の拡散が押えられるので、比較的
低真空度のスパッタ装置を使用して形成しても、良好な
ショットキー特性の得られることが特徴である。しかし
、Ｗ−ＡαではショットキーバリアのバリアハイドφＢ
が０．７２Ｖ程度以下と低く、エンハンスメント型で動
作させた時の動作電圧範囲の小さいことが難点である。
また、バリアハイドの高い金属として白金Ｐ ｔが知ら
れており、ショットキー接合ダイオードとして実用化さ
れているがＧａＡｓと反応しやすい上に、ＧａＡｓ中で
の拡散係数が大きく、耐熱性がないため、セルファライ
ン型ＦＥＴのゲート金属としては使用されていなかった
。
れており、ショットキー接合ダイオードとして実用化さ
れているがＧａＡｓと反応しやすい上に、ＧａＡｓ中で
の拡散係数が大きく、耐熱性がないため、セルファライ
ン型ＦＥＴのゲート金属としては使用されていなかった
。
本発明の目的は、高融点金属ゲートを用いたセルファラ
イン構造の化合物半導体ＦＥＴにおいて。
イン構造の化合物半導体ＦＥＴにおいて。
ショットキーバリアのバリアハイドが高く、がっ比較的
低真空でも被着しても、良好な耐熱性を得られるゲート
金属材料及びその材料を用いたＦト：Ｔを提供すること
にある。
低真空でも被着しても、良好な耐熱性を得られるゲート
金属材料及びその材料を用いたＦト：Ｔを提供すること
にある。
本発明においては、ＷＳｉやＷ等の耐熱性金属とＧａＡ
ｓ界面に非常に薄い（２０人程度）のｐ ｔ、をはさん
だ２層構造のゲート電極を形成し、Ｐｔによりショット
キーバリアを形成し、ＷＳｉ等の耐熱性金属によって耐
熱性をもたせることにより、セルファライン用の高融点
金属ゲート形成を可能とした。
ｓ界面に非常に薄い（２０人程度）のｐ ｔ、をはさん
だ２層構造のゲート電極を形成し、Ｐｔによりショット
キーバリアを形成し、ＷＳｉ等の耐熱性金属によって耐
熱性をもたせることにより、セルファライン用の高融点
金属ゲート形成を可能とした。
ＧａＡｓ上のＰｔは熱処理によってＰｔＧａ／ＰｔＡｓ
ｚの２層の化合物を形成する。この反応は未反応のＰし
がなくなるとともに終了し、ＰｔＧａ／ＰｔＡｓｚの形
で安定化し、ショットキーバリアはＰ ｔ ＡｓｘとＧ
１Ａｓとの界面に形成され熱的に安定となる。
ｚの２層の化合物を形成する。この反応は未反応のＰし
がなくなるとともに終了し、ＰｔＧａ／ＰｔＡｓｚの形
で安定化し、ショットキーバリアはＰ ｔ ＡｓｘとＧ
１Ａｓとの界面に形成され熱的に安定となる。
このバリアハイドは０．９Ｖ前後とＷＳｉに比べて０．
２ｖ近く高く、イ１号振幅を従来の０．６Ｖから０．８
Ｖ へと３０％以上も増加でき１回路マージンが増すと
ともに高速の信号処理が可能となる。
２ｖ近く高く、イ１号振幅を従来の０．６Ｖから０．８
Ｖ へと３０％以上も増加でき１回路マージンが増すと
ともに高速の信号処理が可能となる。
実施１例１
以下、本発明第一の実施例を第１図を用いて詳しく説明
する。第１図は本実施例のＦＥＴ及びその作製プロセス
の主要部を示す。
する。第１図は本実施例のＦＥＴ及びその作製プロセス
の主要部を示す。
本実施例のＦＥＴの作製プロセスを以下に示す。
まず、第１図（ａ）に示すように半絶縁性のＧａＡｓ基
板１にチャネル層２形成用のＳｉイオン注入７を行った
後、５ｉＯｚ膜（膜厚２０００人）テＧａＡｓ表面をキ
ャップ１ （回路）、８００’Ｃ，２０分のアニールに
よって、注入イオンの活性化を行う。イオン注入条件は
、エンハンスメントＦＥＴの場合（閾値＋０．ＩＶ）、
６０ＫｅＶ、１．２ Ｘ １０工２ａ＋＋−２、ディブ
レジョンＦＥＴの場合（閾値−０，ＩＶ）、６０ＫｅＶ
、 ２ 、５ Ｘ １０ ”ｃｓ−”であるが結晶によ
って多少増減が必要である。キャップ膜としては、プラ
ズマ窒化シリコン膜（Ｐ−５ｉＮ）や窒化アルミ−Ａｕ
Ｎを使用してもよい。
板１にチャネル層２形成用のＳｉイオン注入７を行った
後、５ｉＯｚ膜（膜厚２０００人）テＧａＡｓ表面をキ
ャップ１ （回路）、８００’Ｃ，２０分のアニールに
よって、注入イオンの活性化を行う。イオン注入条件は
、エンハンスメントＦＥＴの場合（閾値＋０．ＩＶ）、
６０ＫｅＶ、１．２ Ｘ １０工２ａ＋＋−２、ディブ
レジョンＦＥＴの場合（閾値−０，ＩＶ）、６０ＫｅＶ
、 ２ 、５ Ｘ １０ ”ｃｓ−”であるが結晶によ
って多少増減が必要である。キャップ膜としては、プラ
ズマ窒化シリコン膜（Ｐ−５ｉＮ）や窒化アルミ−Ａｕ
Ｎを使用してもよい。
次にウェットエツチングによりキャップ膜を除去した後
、スパッタによりＰｔを２０人、Ｗ Ｓ ｉ ｘを３０
００人順次被若し、Ｐｔ層８、ＷＳｉ層９を形成する（
第１図（ｂ））。いずれも蒸着によって被着することは
可能であるが、ＷＳｉ、は蒸着速度が遅く効率的ではな
い。スパッタ時の真空度はＩ Ｘ １０−８ｔｏｒｒ以
下、パワー密度は０．５Ｗ／ｃＪ程度が適当である。
、スパッタによりＰｔを２０人、Ｗ Ｓ ｉ ｘを３０
００人順次被若し、Ｐｔ層８、ＷＳｉ層９を形成する（
第１図（ｂ））。いずれも蒸着によって被着することは
可能であるが、ＷＳｉ、は蒸着速度が遅く効率的ではな
い。スパッタ時の真空度はＩ Ｘ １０−８ｔｏｒｒ以
下、パワー密度は０．５Ｗ／ｃＪ程度が適当である。
Ｗ Ｓ ｉｘのＸの値は０．４〜０．５程度がよい。
Ｗ Ｓ ｉ ｘ／ Ｐ を被着後、ホトリソグラフィ工
程を用いてゲート電極のパターニングを行う（第１図（
Ｃ））まず、ゲートパターン状のホトレジストをマスク
として、ＷＳｉをエツチングする。
程を用いてゲート電極のパターニングを行う（第１図（
Ｃ））まず、ゲートパターン状のホトレジストをマスク
として、ＷＳｉをエツチングする。
Ｗ Ｓ ｉ ｘのエツチングはＣＦ４ガスを用いた反応
性イオンエツチングで行う。次に、やはり上記のホトレ
ジストをマスクとしてイオンミリングによりＰｔをエツ
チングし、以上のようにしてゲート電極１０を形成する
。
性イオンエツチングで行う。次に、やはり上記のホトレ
ジストをマスクとしてイオンミリングによりＰｔをエツ
チングし、以上のようにしてゲート電極１０を形成する
。
次に、ゲート電極１０とホトレジスト膜１１をマスクと
してＳ／Ｄ領域（１２，１２’ ）形成用のＳｉイオン
注入１３を行う（第１図（Ｃ））。
してＳ／Ｄ領域（１２，１２’ ）形成用のＳｉイオン
注入１３を行う（第１図（Ｃ））。
注入条件は１７５ＫａＶ、 ２ Ｘ １０”ｃｎ−”
テある。
テある。
イオン注入後はホトレジスト膜１１を除去した後。
やはりＳｉＯｘキャップ膜２０００人を被着してキャッ
プアニールする。アニール条件は８００℃。
プアニールする。アニール条件は８００℃。
１０分である。このアニールの間にＰｔはＧａＡｓと完
全に反応し、ＰｔＧａ ／ ＰｔＡｓ２となる。また、
Ｐｔの膜厚は２０人であり、ショットキー界面の移動は
無視できる。また、このアニールのかわりに、フラッシ
ュランプ等を用いた短時間アニールを用いてもよい。
全に反応し、ＰｔＧａ ／ ＰｔＡｓ２となる。また、
Ｐｔの膜厚は２０人であり、ショットキー界面の移動は
無視できる。また、このアニールのかわりに、フラッシ
ュランプ等を用いた短時間アニールを用いてもよい。
最後に、通常のリフトオフプロセスを用いて、Ｓ／Ｄｆ
ｆｉ極を形成する。まず、ホトレジスト膜によってＳ／
Ｄ電極のパターンを形成し、Ａ ｕ ／Ｎ ｉ ／ Ａ
ｕＧｅから成るＳ／Ｄ電極金属を蒸着（全膜厚は３００
０人）した後、ホトレジスト膜を用いたりフトオフによ
りＳ／Ｄ電極１２，１３のパターンを形成し、４００℃
２５分のアロイ化熱処理を行ってＦＥＴを完成する（第
１図（Ｃ））。
ｆｉ極を形成する。まず、ホトレジスト膜によってＳ／
Ｄ電極のパターンを形成し、Ａ ｕ ／Ｎ ｉ ／ Ａ
ｕＧｅから成るＳ／Ｄ電極金属を蒸着（全膜厚は３００
０人）した後、ホトレジスト膜を用いたりフトオフによ
りＳ／Ｄ電極１２，１３のパターンを形成し、４００℃
２５分のアロイ化熱処理を行ってＦＥＴを完成する（第
１図（Ｃ））。
以上、基板１には半絶縁性ＧａＡｓ基板を使用した場合
の実施例を説明した来たが、この他にＩｎＰ。
の実施例を説明した来たが、この他にＩｎＰ。
ＩｎＧａＡｓ、ＩｎＡ Ｑ Ａｓ、ＩｎＧａＡｓＰ等の
化合物半導体或いは、ＭＢＥやＭ ｏ −ＣＶ Ｄで形
成した半導体基板でもよい、また、耐熱金属としては、
ＷＳ ｉ ｘのかわりに、Ｗ、Ｔａ、Ｈｆ、Ｍｏ等の金
属或いはそれらのシリサイド、窒化物等でもよい。
化合物半導体或いは、ＭＢＥやＭ ｏ −ＣＶ Ｄで形
成した半導体基板でもよい、また、耐熱金属としては、
ＷＳ ｉ ｘのかわりに、Ｗ、Ｔａ、Ｈｆ、Ｍｏ等の金
属或いはそれらのシリサイド、窒化物等でもよい。
以上実施例を用いて説明して来たように、本発明のＦＥ
Ｔでは、ゲート電極材料としてＷ Ｓ ｉ ／Ｐｔを使
用することにより、耐熱性を有し、かっバリアハイドが
約０．９Ｖ と高いゲート電極が形成でき、高速・高マ
ージンの信号処理に適したセルファライン型ＭＥＳＦＥ
Ｔの形成が可能となった。
Ｔでは、ゲート電極材料としてＷ Ｓ ｉ ／Ｐｔを使
用することにより、耐熱性を有し、かっバリアハイドが
約０．９Ｖ と高いゲート電極が形成でき、高速・高マ
ージンの信号処理に適したセルファライン型ＭＥＳＦＥ
Ｔの形成が可能となった。
実施例２
以下、本発明第二の実施例を第２図を用いて詳しく説明
する。本実施例は第一の実施例とはゲート電極形成プロ
セスのみ異なり、第２図ではその部分のプロセスのみを
示す。
する。本実施例は第一の実施例とはゲート電極形成プロ
セスのみ異なり、第２図ではその部分のプロセスのみを
示す。
本実施例においては、リフトオフによりゲート電極を形
成した。これはＰｔをイオンミリングする時のＧａＡｓ
表面のダメージ及び削れを防ぐことを目的として′いる
。
成した。これはＰｔをイオンミリングする時のＧａＡｓ
表面のダメージ及び削れを防ぐことを目的として′いる
。
本実施例のプロセスでは、第一実施例と同様、半絶縁性
基板１にチャネル層２形成用のイオン注入７を行った後
（第２図（ａ）、第２図（ｂ）に示すように、ホトリソ
グラフィ工程を用いてホトレジスト膜１４によるゲート
パターン１５を形成する。ホトレジスト膜１４の厚さは
約１μｍである。
基板１にチャネル層２形成用のイオン注入７を行った後
（第２図（ａ）、第２図（ｂ）に示すように、ホトリソ
グラフィ工程を用いてホトレジスト膜１４によるゲート
パターン１５を形成する。ホトレジスト膜１４の厚さは
約１μｍである。
次に、第一実施例と同様のプロセスを用いてＰｔ層８及
びＷＳｉ層９を順次被着した後、ホトレジスト膜１４を
有機溶媒で溶解して除去することによりゲート部分以外
の金属膜をリフトオンし、ゲート電極１０（第２図（Ｃ
））を形成する。
びＷＳｉ層９を順次被着した後、ホトレジスト膜１４を
有機溶媒で溶解して除去することによりゲート部分以外
の金属膜をリフトオンし、ゲート電極１０（第２図（Ｃ
））を形成する。
１６はリフトオフを容易にするための絶縁膜スペーサで
ある。このスペーサとしてはＣＶＤ−３ｉＯｚ膜を使用
した。膜厚は３０００人である。
ある。このスペーサとしてはＣＶＤ−３ｉＯｚ膜を使用
した。膜厚は３０００人である。
このゲート電極１０形成後は、第一実施例と全く同様に
ソース／ドレイン領域用のイオン注入、ソース／ドレイ
ン電極形成等を行ってＦＥＴを完成する。
ソース／ドレイン領域用のイオン注入、ソース／ドレイ
ン電極形成等を行ってＦＥＴを完成する。
以上詳しく説明して来たように、本実施例によれば、第
一実施例と同様の効果が得られるとともに、リフトオフ
を用いてゲート電極形成を行うため、ソース／ドレイン
領域のダメージや削れを防ぐことができ、高性能のＦ
Ｅ Ｔ形成が可能となる。
一実施例と同様の効果が得られるとともに、リフトオフ
を用いてゲート電極形成を行うため、ソース／ドレイン
領域のダメージや削れを防ぐことができ、高性能のＦ
Ｅ Ｔ形成が可能となる。
本発明によれば、化合物半導体ＦＥＴのゲート電極材料
として、ＧａＡｓ側から薄い白金と耐熱性金属とを重ね
合わせた構造の多層金属を使用できるので、ショットキ
ーバリアのバリアハイドが高く、かつ比較的低真空でも
被着しても、良好な耐熱性を得られるゲート金属材料及
びその材料を用いたＦＥＴが得られる。
として、ＧａＡｓ側から薄い白金と耐熱性金属とを重ね
合わせた構造の多層金属を使用できるので、ショットキ
ーバリアのバリアハイドが高く、かつ比較的低真空でも
被着しても、良好な耐熱性を得られるゲート金属材料及
びその材料を用いたＦＥＴが得られる。
第１図、第２図は本発明の実施例の耐熱ゲート電極を使
用したセルファライン型ＦＥＴとそのプロセスを示す装
置の断面図、第３図は従来の耐熱性ゲート電極を使用し
たセルファライン型ＦＥＴの断面図である。
用したセルファライン型ＦＥＴとそのプロセスを示す装
置の断面図、第３図は従来の耐熱性ゲート電極を使用し
たセルファライン型ＦＥＴの断面図である。
Claims (1)
- １、耐熱性ゲート電極をマスクとしたソース／ドレイン
領域用の不純物イオン注入及びその活性化アニールによ
り、両者をセルフアラインさせた構造のＦＥＴにおいて
、耐熱性ゲート電極材料として、ＧａＡｓ側から薄い白
金Ｐｔと耐熱性金属とを重ね合わせた構造の多層金属を
使用したことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200386A JPS62259474A (ja) | 1986-05-06 | 1986-05-06 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200386A JPS62259474A (ja) | 1986-05-06 | 1986-05-06 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62259474A true JPS62259474A (ja) | 1987-11-11 |
Family
ID=14315615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10200386A Pending JPS62259474A (ja) | 1986-05-06 | 1986-05-06 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62259474A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049954A (en) * | 1988-12-07 | 1991-09-17 | Kabushiki Kaisha Toshiba | GaAs field effect semiconductor device having Schottky gate structure |
-
1986
- 1986-05-06 JP JP10200386A patent/JPS62259474A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049954A (en) * | 1988-12-07 | 1991-09-17 | Kabushiki Kaisha Toshiba | GaAs field effect semiconductor device having Schottky gate structure |
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