JPH0661271A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0661271A JPH0661271A JP21308892A JP21308892A JPH0661271A JP H0661271 A JPH0661271 A JP H0661271A JP 21308892 A JP21308892 A JP 21308892A JP 21308892 A JP21308892 A JP 21308892A JP H0661271 A JPH0661271 A JP H0661271A
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- Japan
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- integrated circuit
- semiconductor integrated
- insulating film
- semiconductor
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Abstract
(57)【要約】 （修正有）
【目的】 半導体集積回路装置を構成する半導体集積回
路素子の能動層の高活性化を維持しつつ、かつ、その素
子のバックゲート耐圧を向上させる。 【構成】 ＭＥＳ・ＦＥＴ５の形成された素子形成部４
を、アニール時におけるＭＥＳ・ＦＥＴ５の半導体層５
ａの活性化向上に適した第１絶縁膜６によって被覆し、
かつ、素子分離部３を、ＭＥＳ・ＦＥＴ５のバックゲー
ト耐圧の向上に適した第２絶縁膜７によって被覆した。
路素子の能動層の高活性化を維持しつつ、かつ、その素
子のバックゲート耐圧を向上させる。 【構成】 ＭＥＳ・ＦＥＴ５の形成された素子形成部４
を、アニール時におけるＭＥＳ・ＦＥＴ５の半導体層５
ａの活性化向上に適した第１絶縁膜６によって被覆し、
かつ、素子分離部３を、ＭＥＳ・ＦＥＴ５のバックゲー
ト耐圧の向上に適した第２絶縁膜７によって被覆した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置技
術に関し、例えば化合物半導体集積回路装置に適用して
有効な技術に関するものである。
術に関し、例えば化合物半導体集積回路装置に適用して
有効な技術に関するものである。
【０００２】
【従来の技術】例えば従来の化合物半導体集積回路装置
においては、化合物半導体基板に形成されたＭＥＳ・Ｆ
ＥＴ（Metal Semiconductor FET)の形成された素子形成
部も、ＭＥＳ・ＦＥＴの形成されていない素子分離部
も、アニール時におけるＭＥＳ・ＦＥＴのソース・ドレ
イン領域の活性化を向上させることを考慮した絶縁膜に
よって被覆されていた。
においては、化合物半導体基板に形成されたＭＥＳ・Ｆ
ＥＴ（Metal Semiconductor FET)の形成された素子形成
部も、ＭＥＳ・ＦＥＴの形成されていない素子分離部
も、アニール時におけるＭＥＳ・ＦＥＴのソース・ドレ
イン領域の活性化を向上させることを考慮した絶縁膜に
よって被覆されていた。
【０００３】
【発明が解決しようとする課題】ところが、上記従来の
技術においては、上記絶縁膜の材料の選択に際して、Ｍ
ＥＳ・ＦＥＴの降伏電圧を向上させること、すなわち、
バックゲート耐圧を向上させることについて考慮されて
いないことを本発明者は見い出した。
技術においては、上記絶縁膜の材料の選択に際して、Ｍ
ＥＳ・ＦＥＴの降伏電圧を向上させること、すなわち、
バックゲート耐圧を向上させることについて考慮されて
いないことを本発明者は見い出した。
【０００４】本発明は上記課題に着目してなされたもの
であり、その目的は、半導体集積回路装置を構成する半
導体集積回路素子の能動層の高活性化を維持しつつ、か
つ、その素子のバックゲート耐圧を向上させることので
きる技術を提供することにある。
であり、その目的は、半導体集積回路装置を構成する半
導体集積回路素子の能動層の高活性化を維持しつつ、か
つ、その素子のバックゲート耐圧を向上させることので
きる技術を提供することにある。
【０００５】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００７】すなわち、請求項１記載の発明は、半導体
基板の素子分離部に挟まれた素子形成部に、所定の不純
物の導入された半導体層と、前記半導体基板に接触する
電極とを有する半導体集積回路素子が形成された半導体
集積回路装置であって、前記素子形成部と、前記素子分
離部とを各々異なる材質の絶縁膜によって被覆した半導
体集積回路装置構造とするものである。
基板の素子分離部に挟まれた素子形成部に、所定の不純
物の導入された半導体層と、前記半導体基板に接触する
電極とを有する半導体集積回路素子が形成された半導体
集積回路装置であって、前記素子形成部と、前記素子分
離部とを各々異なる材質の絶縁膜によって被覆した半導
体集積回路装置構造とするものである。
【０００８】
【作用】上記した請求項１記載の発明によれば、例えば
ＭＥＳ・ＦＥＴの形成された素子形成部を、アニール時
におけるＭＥＳ・ＦＥＴのソース・ドレイン領域の活性
化を向上させる第１絶縁膜によって被覆し、素子分離部
を、ＭＥＳ・ＦＥＴのバックゲート耐圧を向上させる第
２絶縁膜によって被覆することにより、アニール時にお
ける上記ソース・ドレイン領域の高活性化を維持しつ
つ、かつ、その素子のバックゲート耐圧を向上させるこ
とが可能となる。
ＭＥＳ・ＦＥＴの形成された素子形成部を、アニール時
におけるＭＥＳ・ＦＥＴのソース・ドレイン領域の活性
化を向上させる第１絶縁膜によって被覆し、素子分離部
を、ＭＥＳ・ＦＥＴのバックゲート耐圧を向上させる第
２絶縁膜によって被覆することにより、アニール時にお
ける上記ソース・ドレイン領域の高活性化を維持しつ
つ、かつ、その素子のバックゲート耐圧を向上させるこ
とが可能となる。
【０００９】
【実施例】図１は本発明の一実施例である半導体集積回
路装置の要部断面図、図２の（ａ）は所定の絶縁膜と半
導体集積回路素子のバックゲート耐圧との関係を示すグ
ラフ図、図２の（ｂ）は所定の絶縁膜と半導体集積回路
素子の能動層の活性化率との関係を示すグラフ図、図３
〜図５は図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
路装置の要部断面図、図２の（ａ）は所定の絶縁膜と半
導体集積回路素子のバックゲート耐圧との関係を示すグ
ラフ図、図２の（ｂ）は所定の絶縁膜と半導体集積回路
素子の能動層の活性化率との関係を示すグラフ図、図３
〜図５は図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【００１０】図１に示す本実施例の半導体集積回路装置
を構成する半導体基板１は、例えばガリウム・ヒ素（Ｇ
ａＡｓ）等のような化合物半導体からなる。
を構成する半導体基板１は、例えばガリウム・ヒ素（Ｇ
ａＡｓ）等のような化合物半導体からなる。
【００１１】半導体基板１の上部には、例えばｐ形不純
物であるマグネシウム（Ｍｇ）が導入されてなる半導体
層２が形成されている。
物であるマグネシウム（Ｍｇ）が導入されてなる半導体
層２が形成されている。
【００１２】半導体基板１において、素子分離部３に挟
まれた素子形成部４には、例えばＭＥＳ・ＦＥＴ５が形
成されている。
まれた素子形成部４には、例えばＭＥＳ・ＦＥＴ５が形
成されている。
【００１３】ＭＥＳ・ＦＥＴ５は、半導体層２の上部に
形成された半導体層５ａと、半導体層５ａ上に形成され
たゲート電極５ｂとから構成されている。
形成された半導体層５ａと、半導体層５ａ上に形成され
たゲート電極５ｂとから構成されている。
【００１４】半導体層５ａは、例えばｎ形不純物である
シリコン（Ｓｉ）が導入されてなり、ソース層５ａ
1 と、ドレイン層５ａ2 と、ソース層５ａ1 およびドレ
イン層５ａ2 に挟まれたチャネル層５ａ3 とから構成さ
れている。
シリコン（Ｓｉ）が導入されてなり、ソース層５ａ
1 と、ドレイン層５ａ2 と、ソース層５ａ1 およびドレ
イン層５ａ2 に挟まれたチャネル層５ａ3 とから構成さ
れている。
【００１５】なお、ソース層５ａ1 は、後述する第１絶
縁膜６および第２絶縁膜７に穿孔された接続孔８を通じ
てソース電極９と電気的に接続されている。また、ドレ
イン層５ａ2 は、第１絶縁膜６および第２絶縁膜７に穿
孔された接続孔８を通じてドレイン電極１０と電気的に
接続されている。
縁膜６および第２絶縁膜７に穿孔された接続孔８を通じ
てソース電極９と電気的に接続されている。また、ドレ
イン層５ａ2 は、第１絶縁膜６および第２絶縁膜７に穿
孔された接続孔８を通じてドレイン電極１０と電気的に
接続されている。
【００１６】ゲート電極５ｂは、例えばタングステンシ
リサイド（ＷＳｉ）からなり、チャネル層５ａ3 と接触
した状態で、半導体基板１上に形成されている。
リサイド（ＷＳｉ）からなり、チャネル層５ａ3 と接触
した状態で、半導体基板１上に形成されている。
【００１７】ところで、本実施例においては、素子形成
部４のＭＥＳ・ＦＥＴ５は、第１絶縁膜６によって被覆
され、素子分離部３は、半導体基板１および第１絶縁膜
６上に堆積された第２絶縁膜７によって被覆されてい
る。なお、第１絶縁膜６および第２絶縁膜７の厚さは、
製品によって異なるので一概には言えないが、例えば２
００ｎｍ程度である。
部４のＭＥＳ・ＦＥＴ５は、第１絶縁膜６によって被覆
され、素子分離部３は、半導体基板１および第１絶縁膜
６上に堆積された第２絶縁膜７によって被覆されてい
る。なお、第１絶縁膜６および第２絶縁膜７の厚さは、
製品によって異なるので一概には言えないが、例えば２
００ｎｍ程度である。
【００１８】第１絶縁膜６は、例えばプラズマＣＶＤ法
によって形成されたＳｉＯ（Ｐ−ＳｉＯ）等、アニール
時における半導体層５ａの活性化に適した絶縁材料から
なる。
によって形成されたＳｉＯ（Ｐ−ＳｉＯ）等、アニール
時における半導体層５ａの活性化に適した絶縁材料から
なる。
【００１９】また、第２絶縁膜７は、例えばプラズマＣ
ＶＤ法によって形成されたＳｉＮ（Ｐ−ＳｉＮ）等、Ｍ
ＥＳ・ＦＥＴのバックゲート耐圧の向上に適した絶縁材
料からなる。バックゲート効果は、素子分離されたＭＥ
Ｓ・ＦＥＴ付近に電極を設け、この電極に電圧を印加し
た際にＭＥＳ・ＦＥＴのしきい電圧が減少する現象であ
り、バックゲート耐圧とは、そのとき印加した電圧値で
表される。
ＶＤ法によって形成されたＳｉＮ（Ｐ−ＳｉＮ）等、Ｍ
ＥＳ・ＦＥＴのバックゲート耐圧の向上に適した絶縁材
料からなる。バックゲート効果は、素子分離されたＭＥ
Ｓ・ＦＥＴ付近に電極を設け、この電極に電圧を印加し
た際にＭＥＳ・ＦＥＴのしきい電圧が減少する現象であ
り、バックゲート耐圧とは、そのとき印加した電圧値で
表される。
【００２０】図２の（ａ）に所定の絶縁材料（屈折率で
表示）と、バックゲート耐圧との関係を示す。また、図
２の（ｂ）に所定の絶縁材料（屈折率で表示）と、能動
層の活性化率との関係を示す。
表示）と、バックゲート耐圧との関係を示す。また、図
２の（ｂ）に所定の絶縁材料（屈折率で表示）と、能動
層の活性化率との関係を示す。
【００２１】図２からＰ−ＳｉＯは、バックゲート耐圧
はＰ−ＳｉＮよりも低いが、活性化率はＰ−ＳｉＮより
も高いことが判る。反対に、Ｐ−ＳｉＮは、バックゲー
ト耐圧は高いが、活性化率は低いことが判る。
はＰ−ＳｉＮよりも低いが、活性化率はＰ−ＳｉＮより
も高いことが判る。反対に、Ｐ−ＳｉＮは、バックゲー
ト耐圧は高いが、活性化率は低いことが判る。
【００２２】このような半導体集積回路装置の製造方法
の例を図３〜図５によって説明する。 まず、図３に示
すように、ＭＥＳ・ＦＥＴ５の形成された半導体基板１
上に、例えばプラズマＣＶＤ法等によってＳｉＯからな
る第１絶縁膜６を被着した後、第１絶縁膜６上にフォト
レジスト膜１１をスピンコート法等によって塗布する。
の例を図３〜図５によって説明する。 まず、図３に示
すように、ＭＥＳ・ＦＥＴ５の形成された半導体基板１
上に、例えばプラズマＣＶＤ法等によってＳｉＯからな
る第１絶縁膜６を被着した後、第１絶縁膜６上にフォト
レジスト膜１１をスピンコート法等によって塗布する。
【００２３】続いて、フォトレジスト膜１１を、図４に
示すように、素子形成部４上のみに残るようにフォトリ
ソグラフィ技術によってパターニングした後、残された
フォトレジスト膜１１をエッチングマスクとして第１絶
縁膜６をパターニングする。
示すように、素子形成部４上のみに残るようにフォトリ
ソグラフィ技術によってパターニングした後、残された
フォトレジスト膜１１をエッチングマスクとして第１絶
縁膜６をパターニングする。
【００２４】その後、フォトレジスト膜１１を除去した
後、半導体基板１上に、例えばプラズマＣＶＤ法によっ
てＳｉＮからなる第２絶縁膜７を被着する。
後、半導体基板１上に、例えばプラズマＣＶＤ法によっ
てＳｉＮからなる第２絶縁膜７を被着する。
【００２５】続いて、第１絶縁膜６および第２絶縁膜７
にソース層５ａ1 およびドレイン層５ａ2 の露出する接
続孔８を穿孔した後、半導体基板１上に所定の金属膜
（図示せず）を堆積する。
にソース層５ａ1 およびドレイン層５ａ2 の露出する接
続孔８を穿孔した後、半導体基板１上に所定の金属膜
（図示せず）を堆積する。
【００２６】その後、その金属膜をフォトリソグラフィ
技術によってパターニングして図１に示したソース電極
９およびドレイン電極１０を形成して、半導体集積回路
装置を製造する。
技術によってパターニングして図１に示したソース電極
９およびドレイン電極１０を形成して、半導体集積回路
装置を製造する。
【００２７】このように、本実施例によれば、ＭＥＳ・
ＦＥＴ５の形成された素子形成部４をアニール時におけ
る半導体層５ａの活性化を向上させる第１絶縁膜６によ
って被覆し、素子分離部３をＭＥＳ・ＦＥＴ５のバック
ゲート耐圧を向上させる第２絶縁膜７によって被覆する
ことにより、アニール時における上記半導体層５ａの高
活性化を維持しつつ、かつ、そのＭＥＳ・ＦＥＴ５のバ
ックゲート耐圧を向上させることが可能となる。したが
って、素子特性が良好で、かつ、ゲート破壊の生じ難い
信頼性の高い半導体集積回路装置を得ることが可能とな
る。
ＦＥＴ５の形成された素子形成部４をアニール時におけ
る半導体層５ａの活性化を向上させる第１絶縁膜６によ
って被覆し、素子分離部３をＭＥＳ・ＦＥＴ５のバック
ゲート耐圧を向上させる第２絶縁膜７によって被覆する
ことにより、アニール時における上記半導体層５ａの高
活性化を維持しつつ、かつ、そのＭＥＳ・ＦＥＴ５のバ
ックゲート耐圧を向上させることが可能となる。したが
って、素子特性が良好で、かつ、ゲート破壊の生じ難い
信頼性の高い半導体集積回路装置を得ることが可能とな
る。
【００２８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２９】例えば前記実施例においては、素子形成部
を被覆するＳｉＯおよび素子分離部を被覆するＳｉＮを
プラズマＣＶＤ法によって形成した場合について説明し
たが、これに限定されるものではなく種々変更可能であ
り、例えば熱ＣＶＤ法を用いて形成しても良い。
を被覆するＳｉＯおよび素子分離部を被覆するＳｉＮを
プラズマＣＶＤ法によって形成した場合について説明し
たが、これに限定されるものではなく種々変更可能であ
り、例えば熱ＣＶＤ法を用いて形成しても良い。
【００３０】また、素子形成部を被覆する第１絶縁膜
は、ＳｉＯに限定されるものではなく種々変更可能であ
り、アニール時における素子形成部の半導体層の活性化
に適した絶縁材料であれば良い。
は、ＳｉＯに限定されるものではなく種々変更可能であ
り、アニール時における素子形成部の半導体層の活性化
に適した絶縁材料であれば良い。
【００３１】また、素子分離部を被覆する第２絶縁膜
は、ＳｉＮに限定されるものではなく種々変更可能であ
り、素子形成部の半導体集積回路素子のバックゲート耐
圧を向上させるのに適した絶縁材料であれば良い。
は、ＳｉＮに限定されるものではなく種々変更可能であ
り、素子形成部の半導体集積回路素子のバックゲート耐
圧を向上させるのに適した絶縁材料であれば良い。
【００３２】また、前記実施例においては、半導体基板
をＧａＡｓとした場合について説明したが、これに限定
されるものではなく種々変更可能であり、例えばインジ
ウムリン（ＩｎＰ）等でも良い。
をＧａＡｓとした場合について説明したが、これに限定
されるものではなく種々変更可能であり、例えばインジ
ウムリン（ＩｎＰ）等でも良い。
【００３３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＥＳ
・ＦＥＴを有する半導体集積回路装置に適用した場合に
ついて説明したが、これに限定されず種々適用可能であ
り、例えばＳＢＤ（SchottkyBarrier Diode）を有する
半導体集積回路装置等のような他の半導体集積回路装置
に適用することも可能である。
なされた発明をその背景となった利用分野であるＭＥＳ
・ＦＥＴを有する半導体集積回路装置に適用した場合に
ついて説明したが、これに限定されず種々適用可能であ
り、例えばＳＢＤ（SchottkyBarrier Diode）を有する
半導体集積回路装置等のような他の半導体集積回路装置
に適用することも可能である。
【００３４】この場合、ＳＢＤを構成する半導体層およ
びショットキ電極を前記実施例で説明した第１絶縁膜に
よって被覆し、それ以外の素子分離部を前記実施例で説
明した第２絶縁膜によって被覆することにより、半導体
層の高活性化を維持しつつ、ＳＢＤの接合耐圧を向上さ
せることが可能となる。
びショットキ電極を前記実施例で説明した第１絶縁膜に
よって被覆し、それ以外の素子分離部を前記実施例で説
明した第２絶縁膜によって被覆することにより、半導体
層の高活性化を維持しつつ、ＳＢＤの接合耐圧を向上さ
せることが可能となる。
【００３５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００３６】上記した請求項１記載の発明によれば、例
えばＭＥＳ・ＦＥＴの形成された素子形成領域を、アニ
ール時におけるソース・ドレイン領域の活性化を向上さ
せる第１絶縁膜によって被覆し、素子分離領域を、ＭＥ
Ｓ・ＦＥＴのバックゲート耐圧を向上させる第２絶縁膜
によって被覆することにより、アニール時における上記
ソース・ドレイン領域の高活性化を維持しつつ、かつ、
その素子のバックゲート耐圧を向上させることが可能と
なる。したがって、素子特性が良好で、かつ、ゲート破
壊の生じ難い信頼性の高い半導体集積回路装置を得るこ
とが可能となる。
えばＭＥＳ・ＦＥＴの形成された素子形成領域を、アニ
ール時におけるソース・ドレイン領域の活性化を向上さ
せる第１絶縁膜によって被覆し、素子分離領域を、ＭＥ
Ｓ・ＦＥＴのバックゲート耐圧を向上させる第２絶縁膜
によって被覆することにより、アニール時における上記
ソース・ドレイン領域の高活性化を維持しつつ、かつ、
その素子のバックゲート耐圧を向上させることが可能と
なる。したがって、素子特性が良好で、かつ、ゲート破
壊の生じ難い信頼性の高い半導体集積回路装置を得るこ
とが可能となる。
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
要部断面図である。
【図２】(a) は所定の絶縁膜と半導体集積回路素子のバ
ックゲート耐圧との関係を示すグラフ図、および(b) は
所定の絶縁膜と半導体集積回路素子の能動層の活性化率
との関係を示すグラフ図である。
ックゲート耐圧との関係を示すグラフ図、および(b) は
所定の絶縁膜と半導体集積回路素子の能動層の活性化率
との関係を示すグラフ図である。
【図３】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
る半導体基板の要部断面図である。
【図４】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
る半導体基板の要部断面図である。
【図５】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
る半導体基板の要部断面図である。
１ 半導体基板 ２ 半導体層 ３ 素子分離部 ４ 素子形成部 ５ ＭＥＳ・ＦＥＴ ５ａ 半導体層 ５ａ1 ソース層 ５ａ2 ドレイン層 ５ａ3 チャネル層 ５ｂ ゲート電極 ６ 第１絶縁膜 ７ 第２絶縁膜 ８ 接続孔 ９ ソース電極 １０ ドレイン電極 １１ フォトレジスト膜
Claims (4)
- 【請求項１】 半導体基板の素子分離部に挟まれた素子
形成部に、所定の不純物の導入された半導体層と、前記
半導体層に接触する電極とを有する半導体集積回路素子
が形成された半導体集積回路装置であって、前記素子形
成部と、前記素子分離部とを各々異なる材質の絶縁膜に
よって被覆したことを特徴とする半導体集積回路装置。 - 【請求項２】 前記半導体集積回路素子が電界効果形ト
ランジスタであり、前記半導体層がソース領域およびド
レイン領域であり、前記電極がゲート電極であることを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記素子形成部を、前記半導体層のアニ
ール時における活性化に適した第１絶縁膜によって被覆
し、前記素子分離部を、前記半導体集積回路素子のバッ
クゲート耐圧向上に適した第２絶縁膜によって被覆した
ことを特徴とする請求項１または２記載の半導体集積回
路装置。 - 【請求項４】 前記半導体基板が化合物半導体からな
り、前記第１絶縁膜がＳｉＯからなり、前記第２絶縁膜
がＳｉＮからなることを特徴とする請求項１、２または
３記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21308892A JPH0661271A (ja) | 1992-08-11 | 1992-08-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21308892A JPH0661271A (ja) | 1992-08-11 | 1992-08-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661271A true JPH0661271A (ja) | 1994-03-04 |
Family
ID=16633362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21308892A Pending JPH0661271A (ja) | 1992-08-11 | 1992-08-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014209522A (ja) * | 2013-04-16 | 2014-11-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2018073974A (ja) * | 2016-10-28 | 2018-05-10 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-08-11 JP JP21308892A patent/JPH0661271A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014209522A (ja) * | 2013-04-16 | 2014-11-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2018073974A (ja) * | 2016-10-28 | 2018-05-10 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
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