JP3072335B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の構成素
子である電界効果トランジスタの製造方法に関するもの
である。
子である電界効果トランジスタの製造方法に関するもの
である。
【０００２】
【従来の技術】図１（ａ）〜（ｇ）は電界効果トランジ
スタの製造方法を説明する工程の断面図である。同図に
おいて、まず、同図（ａ）に示すように半絶縁性を有す
る半導体基板１を用意し、フォトレジストをマスクとし
てイオン注入を用いてｎ型半導体能動層２を形成する。
次に同図（ｂ）に示すようにＷＳｉ，ＷＡｌ，ＷＳｉＮ
などの耐熱性に優れたゲート材料８を積層する。次に同
図（ｃ）に示すようにフォトレジストをマスク９として
前記ゲート材料８をＳＦ6 ガスによる反応性イオンエッ
チング（ＲＩＥ）法を用いて加工し、同図（ｄ）に示す
ようにゲート電極３を形成する。次に同図（ｅ）に示す
ようにゲート電極３とフォトレジストをマスク９として
イオン注入を用いてセルファライン的にソース用ｎ+ 半
導体層６およびドレイン用ｎ+ 半導体層７を形成する。
次に同図（ｆ）に示すようにこの半導体基板１上にＳｉ
Ｎ，ＳｉＯ2 などのアニール保護膜１０を積層して活性
化アニールを行う。最後にこのアニール膜１０を除去し
た後、フォトレジストマスク上にＡｕＧｅ／Ｎｉなどの
導電性金属を積層し、リフトオフ法を用いて同図（ｇ）
に示すようなソース電極４およびドレイン電極５を形成
することによって目的とする電界効果トランジスタを得
る。
スタの製造方法を説明する工程の断面図である。同図に
おいて、まず、同図（ａ）に示すように半絶縁性を有す
る半導体基板１を用意し、フォトレジストをマスクとし
てイオン注入を用いてｎ型半導体能動層２を形成する。
次に同図（ｂ）に示すようにＷＳｉ，ＷＡｌ，ＷＳｉＮ
などの耐熱性に優れたゲート材料８を積層する。次に同
図（ｃ）に示すようにフォトレジストをマスク９として
前記ゲート材料８をＳＦ6 ガスによる反応性イオンエッ
チング（ＲＩＥ）法を用いて加工し、同図（ｄ）に示す
ようにゲート電極３を形成する。次に同図（ｅ）に示す
ようにゲート電極３とフォトレジストをマスク９として
イオン注入を用いてセルファライン的にソース用ｎ+ 半
導体層６およびドレイン用ｎ+ 半導体層７を形成する。
次に同図（ｆ）に示すようにこの半導体基板１上にＳｉ
Ｎ，ＳｉＯ2 などのアニール保護膜１０を積層して活性
化アニールを行う。最後にこのアニール膜１０を除去し
た後、フォトレジストマスク上にＡｕＧｅ／Ｎｉなどの
導電性金属を積層し、リフトオフ法を用いて同図（ｇ）
に示すようなソース電極４およびドレイン電極５を形成
することによって目的とする電界効果トランジスタを得
る。
【０００３】
【発明が解決しようとする課題】前述したような耐熱性
金属のエッチングには、弗化物ガスが用いられ、エッチ
ングマスクとの選択性，半導体基板への影響を考慮する
と、ＳＦ6 ガスが良好であり、最も頻繁に用いられる。
しかしながら、ＳＦ6 ガスは反応性に富み、エッチング
処理中のガス圧力を十分に低くし、かつ基板温度を低く
しなければ、良好なゲート形状が得られない。本例のよ
うにゲート材料８を本ガスを用いてＲＩＥ法で加工した
場合、ガス圧力を１×１０-2Torr以下に低くすることが
困難であり、基板温度も上昇し易い。このため、高い異
方性が得られず（横方向にエッチングされ易い）、オー
バーエッチング時間に比例して横方向にエッチングされ
てしまう。したがってプロセスマージンが小さく、所望
のゲート電極長を得ることが極めて困難である。
金属のエッチングには、弗化物ガスが用いられ、エッチ
ングマスクとの選択性，半導体基板への影響を考慮する
と、ＳＦ6 ガスが良好であり、最も頻繁に用いられる。
しかしながら、ＳＦ6 ガスは反応性に富み、エッチング
処理中のガス圧力を十分に低くし、かつ基板温度を低く
しなければ、良好なゲート形状が得られない。本例のよ
うにゲート材料８を本ガスを用いてＲＩＥ法で加工した
場合、ガス圧力を１×１０-2Torr以下に低くすることが
困難であり、基板温度も上昇し易い。このため、高い異
方性が得られず（横方向にエッチングされ易い）、オー
バーエッチング時間に比例して横方向にエッチングされ
てしまう。したがってプロセスマージンが小さく、所望
のゲート電極長を得ることが極めて困難である。
【０００４】したがって本発明の目的は、耐熱性金属で
あるゲート電極を形成する工程において、ＣＢｒＦ3 ガ
スを用いたドライエッチング処理を施すことによって微
細ゲート電極を高精度かつ均一性良く実現できる電界効
果トランジスタの製造方法を提供することにある。
あるゲート電極を形成する工程において、ＣＢｒＦ3 ガ
スを用いたドライエッチング処理を施すことによって微
細ゲート電極を高精度かつ均一性良く実現できる電界効
果トランジスタの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために本発明による電界効果トランジスタの製造方法
は、半絶縁性を有する半導体基板上に半導体能動層を形
成する工程と、半導体基板上に半導体能動層とショット
キ接合する第１の耐熱性金属層を積層する工程と、半導
体基板上にゲート加工用マスク材料層を積層する工程
と、ゲート加工用マスク材料層をドライエッチング処理
により加工し、ゲート電極加工用マスクを形成する工程
と、第１の耐熱性金属層をゲート電極加工用マスクを用
い、ＣＢｒＦ3 を主成分とするガスを用いてドライエッ
チング処理により加工し、ゲート電極を形成する工程
と、半導体基板上にソース用半導体領域およびドレイン
用半導体領域を形成する工程と、半導体基板上に第２の
耐熱性金属層を積層し、この第２の耐熱性金属層をアニ
ール保護膜として活性化アニールを行う工程と、アニー
ル保護膜として用いた第２の耐熱性金属層をＣＢｒＦ 3
を主成分とするガスを用いてドライエッチング処理によ
り除去する工程と、半導体基板上にソース用半導体領域
およびドレイン用半導体領域とオーミック接合する金属
層を積層し、ソース電極およびドレイン電極を形成する
工程と、を含むようにしたものである。
るために本発明による電界効果トランジスタの製造方法
は、半絶縁性を有する半導体基板上に半導体能動層を形
成する工程と、半導体基板上に半導体能動層とショット
キ接合する第１の耐熱性金属層を積層する工程と、半導
体基板上にゲート加工用マスク材料層を積層する工程
と、ゲート加工用マスク材料層をドライエッチング処理
により加工し、ゲート電極加工用マスクを形成する工程
と、第１の耐熱性金属層をゲート電極加工用マスクを用
い、ＣＢｒＦ3 を主成分とするガスを用いてドライエッ
チング処理により加工し、ゲート電極を形成する工程
と、半導体基板上にソース用半導体領域およびドレイン
用半導体領域を形成する工程と、半導体基板上に第２の
耐熱性金属層を積層し、この第２の耐熱性金属層をアニ
ール保護膜として活性化アニールを行う工程と、アニー
ル保護膜として用いた第２の耐熱性金属層をＣＢｒＦ 3
を主成分とするガスを用いてドライエッチング処理によ
り除去する工程と、半導体基板上にソース用半導体領域
およびドレイン用半導体領域とオーミック接合する金属
層を積層し、ソース電極およびドレイン電極を形成する
工程と、を含むようにしたものである。
【０００６】
【作用】本発明においては、ＣＢｒＦ3 ガスによるドラ
イエッチング処理で加工するようにしたことにより、所
望の微細ゲート長が制御性良く得られる。
イエッチング処理で加工するようにしたことにより、所
望の微細ゲート長が制御性良く得られる。
【０００７】
【実施例】ここで、参考例の説明をする。図１（ａ）〜
（ｇ）は参考例を説明する工程の断面図である。同図に
おいて、まず、同図（ａ）に示すように半絶縁性を有す
るＧａＡｓ半導体基板１を用意し、フォトレジストをマ
スクとして注入エネルギ１０ＫｅＶ〜８０ＫｅＶによる
Ｓｉイオン注入を施すことにより、ｎ型半導体能動層２
を形成する。ここでＳｉイオン注入のドーズは、１×１
０12ｃｍ-2〜１×１０14ｃｍ-2である。次に同図（ｂ）
に示すようにこの半導体基板１上に塩酸などによる公知
の表面処理を行った後、スパッタ法を用いてＷＳｉＮ，
ＷＳｉ，ＷＮ，ＴｉＷ，ＴｉＮ，ＭｏＳｉ，ＴａＳｉ，
ＷＡｌなどの耐熱性ゲート材料８を０．１μｍ〜１．０
μｍの膜厚で積層する。次に同図（ｃ）に示すようにフ
ォトレジストをマスク９としてこのゲート材料８をＣＢ
ｒＦ3 を主成分とするガスを用いた反応性イオンエッチ
ング（ＲＩＥ）法によって加工し、同図（ｄ）に示すよ
うにゲート電極３を形成する。次に同図（ｅ）に示すよ
うにゲート電極３とフォトレジストをマスク９としてＳ
ｉイオン注入を行い、セルファライン的にソース用ｎ+
半導体層６およびドレイン用ｎ+ 半導体層７を形成す
る。ここでイオン注入エネルギは、ｎ型半導体能動層２
の場合よりも高エネルギである３０ＫｅＶ〜３００Ｋｅ
Ｖとし、ドーズ量は、１×１０12ｃｍ-2〜１×１０15ｃ
ｍ-2とする。次に同図（ｆ）に示すようにこの半導体基
板１上にＳｉＯ2 ，ＳｉＮ，ＳｉＯＮなどをプラズマＣ
ＶＤ法などにより膜厚０．０５μｍ〜０．５μｍのアニ
ール保護膜１０を積層して形成し、７００℃〜１２００
℃の活性化アニールを０．１秒〜６０分行う。次にフォ
トレジストをマスクとしてＡｕＧｅ／Ｎｉ，ＡｕＧｅ／
Ｎｉ／Ａｕなどを蒸着およびリフトオフした後、３００
℃〜７００℃のシンタリングを行い、同図（ｇ）に示す
ようなソース電極４およびドレイン電極５を形成し、目
的とする電界効果トランジスタを得る。
（ｇ）は参考例を説明する工程の断面図である。同図に
おいて、まず、同図（ａ）に示すように半絶縁性を有す
るＧａＡｓ半導体基板１を用意し、フォトレジストをマ
スクとして注入エネルギ１０ＫｅＶ〜８０ＫｅＶによる
Ｓｉイオン注入を施すことにより、ｎ型半導体能動層２
を形成する。ここでＳｉイオン注入のドーズは、１×１
０12ｃｍ-2〜１×１０14ｃｍ-2である。次に同図（ｂ）
に示すようにこの半導体基板１上に塩酸などによる公知
の表面処理を行った後、スパッタ法を用いてＷＳｉＮ，
ＷＳｉ，ＷＮ，ＴｉＷ，ＴｉＮ，ＭｏＳｉ，ＴａＳｉ，
ＷＡｌなどの耐熱性ゲート材料８を０．１μｍ〜１．０
μｍの膜厚で積層する。次に同図（ｃ）に示すようにフ
ォトレジストをマスク９としてこのゲート材料８をＣＢ
ｒＦ3 を主成分とするガスを用いた反応性イオンエッチ
ング（ＲＩＥ）法によって加工し、同図（ｄ）に示すよ
うにゲート電極３を形成する。次に同図（ｅ）に示すよ
うにゲート電極３とフォトレジストをマスク９としてＳ
ｉイオン注入を行い、セルファライン的にソース用ｎ+
半導体層６およびドレイン用ｎ+ 半導体層７を形成す
る。ここでイオン注入エネルギは、ｎ型半導体能動層２
の場合よりも高エネルギである３０ＫｅＶ〜３００Ｋｅ
Ｖとし、ドーズ量は、１×１０12ｃｍ-2〜１×１０15ｃ
ｍ-2とする。次に同図（ｆ）に示すようにこの半導体基
板１上にＳｉＯ2 ，ＳｉＮ，ＳｉＯＮなどをプラズマＣ
ＶＤ法などにより膜厚０．０５μｍ〜０．５μｍのアニ
ール保護膜１０を積層して形成し、７００℃〜１２００
℃の活性化アニールを０．１秒〜６０分行う。次にフォ
トレジストをマスクとしてＡｕＧｅ／Ｎｉ，ＡｕＧｅ／
Ｎｉ／Ａｕなどを蒸着およびリフトオフした後、３００
℃〜７００℃のシンタリングを行い、同図（ｇ）に示す
ようなソース電極４およびドレイン電極５を形成し、目
的とする電界効果トランジスタを得る。
【０００８】このような製造方法において、フォトレジ
ストをマスク９としてゲート材料８を反応性イオンエッ
チングするＣＢｒＦ3 ガスは、デポ型であり、エッチン
グ反応中にゲート側壁に反応生成物が付着してゲート側
壁のエッチングを阻止すると考えられ、ゲート電極３の
ゲート長を制御するのが極めて容易である。また、側壁
に付着した反応生成物は、加工後の洗浄で除去され、サ
イドエッチングのほとんどないゲート電極３が形成され
る。なお、サイドエッチング量は、図２に要部拡大断面
図で示すようにゲート材料８の幅をａとし、その上に形
成されるマスクとしてのフォトレジスト９の幅をｂとす
ると、（ｂ−ａ）／２で表わされる。
ストをマスク９としてゲート材料８を反応性イオンエッ
チングするＣＢｒＦ3 ガスは、デポ型であり、エッチン
グ反応中にゲート側壁に反応生成物が付着してゲート側
壁のエッチングを阻止すると考えられ、ゲート電極３の
ゲート長を制御するのが極めて容易である。また、側壁
に付着した反応生成物は、加工後の洗浄で除去され、サ
イドエッチングのほとんどないゲート電極３が形成され
る。なお、サイドエッチング量は、図２に要部拡大断面
図で示すようにゲート材料８の幅をａとし、その上に形
成されるマスクとしてのフォトレジスト９の幅をｂとす
ると、（ｂ−ａ）／２で表わされる。
【０００９】図３にゲート材料としてＷＳｉＮを用いた
ときのサイドエッチング量とガス圧力との関係を示す。
エッチングガスとしてＳＦ6 を用いると、ガス圧力が高
くなるにつれてサイドエッチング量が増加し、十分少な
いサイドエッチングを得るにはガス圧力を１０-4Torr以
下にしなければならず、通常の反応性イオンエッチング
装置では困難である。これに対してＣＢｒＦ3 を用いた
場合には殆どのガス圧力範囲においてサイドエッチング
の殆どない加工が可能である。
ときのサイドエッチング量とガス圧力との関係を示す。
エッチングガスとしてＳＦ6 を用いると、ガス圧力が高
くなるにつれてサイドエッチング量が増加し、十分少な
いサイドエッチングを得るにはガス圧力を１０-4Torr以
下にしなければならず、通常の反応性イオンエッチング
装置では困難である。これに対してＣＢｒＦ3 を用いた
場合には殆どのガス圧力範囲においてサイドエッチング
の殆どない加工が可能である。
【００１０】図４はゲート材料としてＷＳｉＮを用いた
ときのサイドエッチング量と基板温度との関係を示した
ものである。同図に示すようにガス圧力の場合と同様に
ＣＢｒＦ3 ガスを用いた場合に高温においてもサイドエ
ッチングが殆どない。
ときのサイドエッチング量と基板温度との関係を示した
ものである。同図に示すようにガス圧力の場合と同様に
ＣＢｒＦ3 ガスを用いた場合に高温においてもサイドエ
ッチングが殆どない。
【００１１】さらに図５はゲート材料としてＷＳｉＮを
用いたときのサイドエッチング量とオーバーエッチング
率との関係を示したものである。ここでオーバーエッチ
ング率とは、ゲート材料が丁度エッチングされた時間を
オーバーエッチング率１００％とする。例えばゲート材
料が丁度エッチングされた時間の２倍の時間エッチング
した場合はオーバーエッチング率２００％である。通常
のデバイス製造プロセスにおいては、１２０％〜１５０
％のオーバーエッチングを施し、オーバーエッチングに
対してエッチング形状が変化しないことが望まれる。Ｓ
Ｆ6 ガスではサイドエッチング量がオーバーエッチング
率に比例して増加してしまうが、ＣＢｒＦ3 では殆ど変
化がなく、プロセスマージンが大きい。
用いたときのサイドエッチング量とオーバーエッチング
率との関係を示したものである。ここでオーバーエッチ
ング率とは、ゲート材料が丁度エッチングされた時間を
オーバーエッチング率１００％とする。例えばゲート材
料が丁度エッチングされた時間の２倍の時間エッチング
した場合はオーバーエッチング率２００％である。通常
のデバイス製造プロセスにおいては、１２０％〜１５０
％のオーバーエッチングを施し、オーバーエッチングに
対してエッチング形状が変化しないことが望まれる。Ｓ
Ｆ6 ガスではサイドエッチング量がオーバーエッチング
率に比例して増加してしまうが、ＣＢｒＦ3 では殆ど変
化がなく、プロセスマージンが大きい。
【００１２】近年、デバイスの高性能化・コンパクト化
を目的として微細ゲート電極加工の要求が高まっている
が、以上のような電界効果トランジスタの製造方法によ
れば、所望の寸法のゲート電極を数ｎｍ以内の誤差で高
精度にかつ均一性良く形成できる。
を目的として微細ゲート電極加工の要求が高まっている
が、以上のような電界効果トランジスタの製造方法によ
れば、所望の寸法のゲート電極を数ｎｍ以内の誤差で高
精度にかつ均一性良く形成できる。
【００１３】次に、図面を用いて本発明の実施例を詳細
に説明する。 （実施例１） 本実施例は、参考例の図１（ｆ）に示す工程において、
アニール保護膜１０としてゲート電極材料８と同一の材
料を用いるものである。例えばゲート電極材料８および
アニール保護膜１０としてＷＳｉＮを用いれば、活性化
アニール時にＧａＡｓ基板からのＡｓおよびＧａの外方
拡散を防止でき、良好な半導体能動層，ｎ+ 半導体層を
形成できる（K.Asai et. al.,J.Vac.Sci.Technol. B6,1
526,1988.)。活性化アニール後、アニール膜を除去して
元のゲート電極に戻す工程で図１（ｃ）と同様のエッチ
ング処理を用いる。ＣＢｒＦ3 ガスを用いたドライエッ
チングによれば、高精度で元のゲート電極構造（同一の
ゲート長）に戻すことが可能である。
に説明する。 （実施例１） 本実施例は、参考例の図１（ｆ）に示す工程において、
アニール保護膜１０としてゲート電極材料８と同一の材
料を用いるものである。例えばゲート電極材料８および
アニール保護膜１０としてＷＳｉＮを用いれば、活性化
アニール時にＧａＡｓ基板からのＡｓおよびＧａの外方
拡散を防止でき、良好な半導体能動層，ｎ+ 半導体層を
形成できる（K.Asai et. al.,J.Vac.Sci.Technol. B6,1
526,1988.)。活性化アニール後、アニール膜を除去して
元のゲート電極に戻す工程で図１（ｃ）と同様のエッチ
ング処理を用いる。ＣＢｒＦ3 ガスを用いたドライエッ
チングによれば、高精度で元のゲート電極構造（同一の
ゲート長）に戻すことが可能である。
【００１４】本実施例の電界効果トランジスタの製造方
法は、以下のとおりである。図６（ａ）〜（ｈ）は、本
発明による電界効果トランジスタの製造方法の実施例１
を説明する工程の断面図である。同図において、まず、
同図（ａ〉に示すように半絶縁性を有するＧａＡｓ半導
体基板１を用意し、フォトレジストをマスクとして注入
エネルギ１０ＫｅＶ〜８０ＫｅＶによるＳｉイオン注入
を施すことにより、ｎ型半導体能動層２を形成する。こ
こでＳｉイオン注入のドーズは、１×１０12ｃｍ-2〜１
×１０14ｃｍ-2である。次に同図（ｂ）に示すようにこ
の半導体基板１上に塩酸などによる公知の表面処理を行
った後、スパッタ法を用いてＷＳｉＮ，ＷＳｉ，ＷＮ，
ＴｉＷ，ＴｉＮ，ＭｏＳｉ，ＴａＳｉ，ＷＡｌなどの耐
熱性ゲート材料（第１の耐熱性金属層）８を０．１μｍ
〜１．０μｍの膜厚で積層する。さらに引き続きゲート
加工用マスク材料としてＳｉＯ2 ，ＳｉＮ，ＳｉＯＮな
どの絶縁膜１１を０．０１μｍ〜１．０μｍの膜厚で積
層する。次に同図（ｃ）に示すようにフォトレジストを
マスク９としてこの絶縁膜１１をＣＦ4 ガスを主成分と
するガスを用いた反応性イオンエッチング（ＲＩＥ）法
によって加工し、同図（ｄ）に示すようにゲート電極加
工用マスク１２を形成する。次に同図（ｅ）に示すよう
にこのゲート電極加工用マスク１２をマスクとしてゲー
ト材料８をＣＢｒＦ3 を主成分とするガスを用いた反応
性イオンエッチング（ＲＩＥ）法によって加工し、ゲー
ト電極３を形成する。次に同図（ｆ）に示すようにゲー
ト電極３とゲート電極加工用マスク１２をマスクとして
Ｓｉイオン注入を行い、セルファライン的にソース用ｎ
+ 半導体層６およびドレイン用ｎ+ 半導体層７を形成す
る。ここでイオン注入エネルギはｎ型半導体能動層２の
場合よりも高エネルギである３０ＫｅＶ〜３００ＫｅＶ
とし、ドーズ量は、１×１０12ｃｍ-2〜１×１０15ｃｍ
-2とする。次に同図（ｇ）に示すようにこの半導体基板
１上にスパッタ法によりゲート電極３と同一材料の金属
層（第２の耐熱性金属層）１０を膜厚０．０５μｍ〜
０．５μｍで積層し、７００℃〜１２００℃の活性化ア
ニールを０．１秒〜６０分行う。次にアニール保護膜と
して使用した金属層１０をＣＢｒＦ3 を主成分とするガ
スを用いた反応性イオンエッチング（ＲＩＥ）法によっ
て除去し、元のゲート電極３に戻す（図（ｆ））。この
工程でもゲート電極加工用マスク１２がマスクの役割を
果し、オーバーエッチングに強く、プロセスマージンが
大きくなっている。また、元のゲート電極３よりも細い
ゲート電極を形成したい場合は、まず、ＣＦ4 を主成分
とするガスを用いた反応性イオンエッチング（ＲＩＥ）
とＣＢｒＦ3 を主成分とするガスを用いた反応性イオン
エッチングとを連続して行えば良い。初めのＣＦ4 ガス
ＲＩＥでサイドエッチングが入った分だけゲート電極は
細くなる。次にフォトレジストをマスクとしてＡｕＧｅ
／Ｎｉ，ＡｕＧｅ／Ｎｉ／Ａｕなどを蒸着およびリフト
オフした後、３００℃〜７００℃のシンタリングを行
い、同図（ｈ）に示すようなソース電極４およびドレイ
ン電極５を形成する。最後にゲート電極３上のゲート電
極加工用マスク１２を除去し、図１（ｇ）に示すような
目的とする電界効果トランジスタを得る。
法は、以下のとおりである。図６（ａ）〜（ｈ）は、本
発明による電界効果トランジスタの製造方法の実施例１
を説明する工程の断面図である。同図において、まず、
同図（ａ〉に示すように半絶縁性を有するＧａＡｓ半導
体基板１を用意し、フォトレジストをマスクとして注入
エネルギ１０ＫｅＶ〜８０ＫｅＶによるＳｉイオン注入
を施すことにより、ｎ型半導体能動層２を形成する。こ
こでＳｉイオン注入のドーズは、１×１０12ｃｍ-2〜１
×１０14ｃｍ-2である。次に同図（ｂ）に示すようにこ
の半導体基板１上に塩酸などによる公知の表面処理を行
った後、スパッタ法を用いてＷＳｉＮ，ＷＳｉ，ＷＮ，
ＴｉＷ，ＴｉＮ，ＭｏＳｉ，ＴａＳｉ，ＷＡｌなどの耐
熱性ゲート材料（第１の耐熱性金属層）８を０．１μｍ
〜１．０μｍの膜厚で積層する。さらに引き続きゲート
加工用マスク材料としてＳｉＯ2 ，ＳｉＮ，ＳｉＯＮな
どの絶縁膜１１を０．０１μｍ〜１．０μｍの膜厚で積
層する。次に同図（ｃ）に示すようにフォトレジストを
マスク９としてこの絶縁膜１１をＣＦ4 ガスを主成分と
するガスを用いた反応性イオンエッチング（ＲＩＥ）法
によって加工し、同図（ｄ）に示すようにゲート電極加
工用マスク１２を形成する。次に同図（ｅ）に示すよう
にこのゲート電極加工用マスク１２をマスクとしてゲー
ト材料８をＣＢｒＦ3 を主成分とするガスを用いた反応
性イオンエッチング（ＲＩＥ）法によって加工し、ゲー
ト電極３を形成する。次に同図（ｆ）に示すようにゲー
ト電極３とゲート電極加工用マスク１２をマスクとして
Ｓｉイオン注入を行い、セルファライン的にソース用ｎ
+ 半導体層６およびドレイン用ｎ+ 半導体層７を形成す
る。ここでイオン注入エネルギはｎ型半導体能動層２の
場合よりも高エネルギである３０ＫｅＶ〜３００ＫｅＶ
とし、ドーズ量は、１×１０12ｃｍ-2〜１×１０15ｃｍ
-2とする。次に同図（ｇ）に示すようにこの半導体基板
１上にスパッタ法によりゲート電極３と同一材料の金属
層（第２の耐熱性金属層）１０を膜厚０．０５μｍ〜
０．５μｍで積層し、７００℃〜１２００℃の活性化ア
ニールを０．１秒〜６０分行う。次にアニール保護膜と
して使用した金属層１０をＣＢｒＦ3 を主成分とするガ
スを用いた反応性イオンエッチング（ＲＩＥ）法によっ
て除去し、元のゲート電極３に戻す（図（ｆ））。この
工程でもゲート電極加工用マスク１２がマスクの役割を
果し、オーバーエッチングに強く、プロセスマージンが
大きくなっている。また、元のゲート電極３よりも細い
ゲート電極を形成したい場合は、まず、ＣＦ4 を主成分
とするガスを用いた反応性イオンエッチング（ＲＩＥ）
とＣＢｒＦ3 を主成分とするガスを用いた反応性イオン
エッチングとを連続して行えば良い。初めのＣＦ4 ガス
ＲＩＥでサイドエッチングが入った分だけゲート電極は
細くなる。次にフォトレジストをマスクとしてＡｕＧｅ
／Ｎｉ，ＡｕＧｅ／Ｎｉ／Ａｕなどを蒸着およびリフト
オフした後、３００℃〜７００℃のシンタリングを行
い、同図（ｈ）に示すようなソース電極４およびドレイ
ン電極５を形成する。最後にゲート電極３上のゲート電
極加工用マスク１２を除去し、図１（ｇ）に示すような
目的とする電界効果トランジスタを得る。
【００１５】（実施例２） 本実施例は、実施例１のゲート加工用マスク１２として
金，アルミニウムなどの比抵抗の比較的低い金属を用い
るものである。この方法によれば、実施例１のゲート電
極加工用マスク除去を行わなくても良く、また、ゲート
抵抗の低減もできる。
金，アルミニウムなどの比抵抗の比較的低い金属を用い
るものである。この方法によれば、実施例１のゲート電
極加工用マスク除去を行わなくても良く、また、ゲート
抵抗の低減もできる。
【００１６】
【発明の効果】以上、説明したように本発明による電界
効果トランジスタの製造方法によれば、所望の寸法のゲ
ート電極を高精度にかつ均一性良く形成することができ
る。この結果、従来の製造方法よりも均一に高性能な電
界効果トランジスタを製作することが可能となるなどの
極めて優れた効果が得られる。
効果トランジスタの製造方法によれば、所望の寸法のゲ
ート電極を高精度にかつ均一性良く形成することができ
る。この結果、従来の製造方法よりも均一に高性能な電
界効果トランジスタを製作することが可能となるなどの
極めて優れた効果が得られる。
【図１】（ａ）〜（ｇ）は参考例を説明する工程の断面
図である。
図である。
【図２】サイドエッチング量を説明する断面図である。
【図３】ゲート材料ＷＳｉＮを反応性イオンエッチング
を用いて加工するときのサイドエッチング量のガス依存
性（ＳＦ6 ガスとＣＢｒＦ3 ガスとの比較）を示す図で
ある。
を用いて加工するときのサイドエッチング量のガス依存
性（ＳＦ6 ガスとＣＢｒＦ3 ガスとの比較）を示す図で
ある。
【図４】ゲート材料ＷＳｉＮを反応性イオンエッチング
を用いて加工するときのサイドエッチング量の基板温度
依存性（ＳＦ6 ガスとＣＢｒＦ3 ガスとの比較）を示す
図である。
を用いて加工するときのサイドエッチング量の基板温度
依存性（ＳＦ6 ガスとＣＢｒＦ3 ガスとの比較）を示す
図である。
【図５】ゲート材料ＷＳｉＮを反応性イオンエッチング
を用いて加工するときのサイドエッチング量のオーバー
エッチング率依存性（ＳＦ6 ガスとＣＢｒＦ3 ガスとの
比較）を示す図である。
を用いて加工するときのサイドエッチング量のオーバー
エッチング率依存性（ＳＦ6 ガスとＣＢｒＦ3 ガスとの
比較）を示す図である。
【図６】（ａ）〜（ｈ）は本発明による電界効果トラン
ジスタの製造方法の実施例１を説明する工程の断面図で
ある。
ジスタの製造方法の実施例１を説明する工程の断面図で
ある。
１ 半絶縁性半導体基板２ 半導体能動層３ ゲ
ート電極４ ソース電極５ ドレイン電極６ ソ
ース用ｎ+ 半導体層７ ドレイン用ｎ+ 半導体層８
ゲート材料９ ゲートレジストマスク１０アニール
保護膜１１ ゲート電極加工マスク用絶縁膜１２
ゲート電極加工用マスク
ート電極４ ソース電極５ ドレイン電極６ ソ
ース用ｎ+ 半導体層７ ドレイン用ｎ+ 半導体層８
ゲート材料９ ゲートレジストマスク１０アニール
保護膜１１ ゲート電極加工マスク用絶縁膜１２
ゲート電極加工用マスク
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−155271（ＪＰ，Ａ) 特開 平１−251666（ＪＰ，Ａ) 特開 昭63−127536（ＪＰ，Ａ) 特開 平１−74727（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/3065 H01L 29/812
Claims (1)
- 【請求項１】 半絶縁性を有する半導体基板上に半導体
能動層を形成する工程と、 前記半導体基板上に前記半導体能動層とショットキ接合
する第１の耐熱性金属層を積層する工程と、前記半導体基板上にゲート加工用マスク材料層を積層す
る工程と、 前記ゲート加工用マスク材料層をドライエッチング処理
により加工し、ゲート電極加工用マスクを形成する工程
と、 前記第１の耐熱性金属層を前記ゲート電極加工用マスク
を用い、ＣＢｒＦ3 を主成分とするガスを用いてドライ
エッチング処理により加工し、ゲート電極を形成する工
程と、 前記半導体基板上にソース用半導体領域およびドレイン
用半導体領域を形成する工程と、前記半導体基板上に第２の耐熱性金属層を積層し、この
第２の耐熱性金属層をアニール保護膜として活性化アニ
ールを行う工程と、 前記アニール保護膜として用いた前記第２の耐熱性金属
層をＣＢｒＦ 3 を主成分とするガスを用いてドライエッ
チング処理により除去する工程と、 前記半導体基板上に前記ソース用半導体領域および前記
ドレイン用半導体領域とオーミック接合する金属層を積
層し、ソース電極およびドレイン電極を形成する工程
と、 を含むことを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092638A JP3072335B2 (ja) | 1991-04-01 | 1991-04-01 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092638A JP3072335B2 (ja) | 1991-04-01 | 1991-04-01 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304643A JPH04304643A (ja) | 1992-10-28 |
| JP3072335B2 true JP3072335B2 (ja) | 2000-07-31 |
Family
ID=14059993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092638A Expired - Fee Related JP3072335B2 (ja) | 1991-04-01 | 1991-04-01 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3072335B2 (ja) |
-
1991
- 1991-04-01 JP JP3092638A patent/JP3072335B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04304643A (ja) | 1992-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |