JP3045862B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JP3045862B2 JP4019977A JP1997792A JP3045862B2 JP 3045862 B2 JP3045862 B2 JP 3045862B2 JP 4019977 A JP4019977 A JP 4019977A JP 1997792 A JP1997792 A JP 1997792A JP 3045862 B2 JP3045862 B2 JP 3045862B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体素子特に電界
効果トランジスタ(FET)の製造方法に関するもので
あり、詳細にはそのドレイン領域の形成工程に特徴を有
するFETの製造方法に関するものである。
【0002】
【従来技術】従来、電子機器を構成する半導体素子とし
て、FET素子が広く用いられている。これらFET素
子を用いて、種々の機能を有する電子機器を構成するに
当たり当該機器の小型化、高速化及び低電力化といった
要求に応じた研究開発が進められている。このFETの
製造に当たり、素子の微細化を達成し、かつ、微細化に
伴う短チャネル効果を除去するための種々の技術が知ら
れている。
【0003】このような、短チャネル効果の抑制を図る
技術として、例えば1987 GaAs IC.SYM
POSIUM TECHNICAL DIGEST P
129−P132 に開示されている技術があり、この
技術によれば半絶縁性カリウム砒素基板を用い、n型活
性層と、ソース・ドレイン領域の下部に、P型に活性化
された領域を形成してGaAs−MES(Metal−
Semiconductor)FETの製造を行ってい
る。
【0004】以下に従来知られている半導体素子の製造
技術の一例として、GaAs−MESFET素子製造技
術をその主要工程を断面によって示す図2(A)〜
(C)により説明する。
【0005】まず図2Aにおいて、半絶縁性を有するG
aAs基板11の所定の領域に例えばシリコン(Si)
のようなn型不純物をイオン注入してチャネル領域13
を形成し、然る後マグネシウム(Mg)のようなP型不
純物をイオン注入して、チャネル領域13の下部にP型
層29を形成する。その後上記基板全面を覆う膜を形成
し、800℃15分間アニールを行う。その後、前記の
膜を除去し、チャネル領域13上の所定の領域にゲート
電極15を形成する。
【0006】次に図2Bに示すように前記基板11のチ
ャネル領域13に対して、前述のn型不純物をイオン注
入してn’層(LDD)と呼ばれる、チャネル領域13
と次に形成されるソース・ドレイン領域の間の不純物濃
度と深さを持つ領域33を形成する。
【0007】次に、図2Cに示すように前記基板上全面
に絶縁膜を堆積した後、異方性エッチング、例えばリア
クティブ イオン エッチング(RIE法)を用いて、
その絶縁膜をエッチングしてゲート電極の両側に、側壁
膜19を形成し、次に前記の側壁膜19に対して自己整
合的に、n型不純物をイオン注入してソース(21)、
ドレイン(23)領域を形成する。
【0008】その後、公知の技術により、n型不純物の
活性化のための熱処理工程、オーミック電極形成工程等
を行い、GaAs MESFETが作成される。
【0009】上述した説明からも理解できるように、こ
の従来技術ではn型不純物で形成されたチャネル領域ソ
ースドレイン領域の下部にP型不純物で形成される領域
29が存在するので、短チャネル効果(ゲート長が短縮
すると、しきい値電圧が負にシフトする事)が低減でき
る。
【0010】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術では、P層29がチャネル領域、ソース・ド
レイン領域のいずれの領域の下部にも存在する。これが
ため、n型不純物で形成されたチャネル領域13および
ソース・ドレイン領域21、23とP層29の間で容量
が発生する。この容量はFETに対する容量負荷の増加
を意味する。その結果ICの動作速度が劣下するという
問題点があった。
【0011】短チャネル効果の原因のひとつとして、チ
ャネル下を流れるソースからドレインへのもれ電流が考
えられる。このチャネル下のもれ電流を抑制するために
は、ソース領域とドレイン領域の間のどこかに、活性領
域とは逆の導電形式の層の壁を設ければよい。
【0012】そこで本発明はチャネル領域およびソース
・ドレイン領域とそのような層の間に容量が発生してI
Cのスピードが劣下するという問題点を解決するためゲ
ート電極とドレイン領域の間のLDD領域の下部にのみ
その層を設けて容量の発生を最小限にする半導体素子の
製造方法を提供する事を目的とする。
【0013】
【課題を解決するための手段】本発明は、半導体素子の
製造方法において、活性層およびゲート電極を形成した
基板の全面に絶縁性薄膜を堆積後異方性エッチングを行
ってゲート電極に側壁膜を形成しその側壁膜に対し自己
整合的にイオン注入してソース・ドレイン領域を形成す
る。
【0014】次にその基板の全面に上記薄膜と異なる性
質をもつ絶縁性薄膜を堆積後エッチングして平坦化を行
い、ゲート電極と側壁膜の頭出しを行う。そして前記基
板上全面にレジスト塗布後ホトリソグラフィ技術により
ソースまたはドレイン側の側壁膜上に開口部を設け、エ
ッチングによりその部分の側壁膜を除去し、そこにイオ
ン注入を行って活性領域とは異なる導電形式の層を形成
するようにしたものである。
【0015】
【作用】この層はゲート電極の一方の側壁に対応する部
分の下にのみ形成されることにより、それとチャネル領
域およびソース・ドレイン領域間に生じる容量は極めて
僅かとなる。
【0016】
【実施例】以下本発明の一実施例を半絶縁性GaAs基
板にFETを形成する場合について説明する。
【0017】図1(A)〜(F)は、この発明の実施例
を説明するための図2(A)〜(C)と同様の主要工程
である。
【0018】まず始めに図1(A)に示すようにGaA
sからなる半絶縁性基板11上の所定の領域に例えばシ
リコン(Si)のようなn型不純物をイオン注入してチ
ャネル領域(n型活性層)13を形成する。その後上記
基板11の全面に、ゲート電極15は窒化タングステン
(WNx)タングステン(W)、タングステン・アルミ
ニウム合金(W−Al)などゲート電極用の耐熱性金属
膜を堆積させる。その後、上記基板のチャネル領域13
上のその金属膜にゲート加工マスク17をリフトオフ法
により形成し、例えばエレクトロン サイクロトン レ
ゾナンス(ECR)法により、ゲート電極用金属膜の異
方性エッチングを行い、ゲート電極15を形成する。ゲ
ート加工用マスク17の材質については、実施例ではリ
フトオフ法を用いているので、低融点金属で容易に蒸着
できる、チタン(Ti)ニッケル(Ni)アルミニウム
(Al)等の単体や、それらの積層体が考えられる。
【0019】次に図1(B)に示すように上記基板11
の全面に例えばSiO2 やSiNなどの絶縁膜を堆積後
例えばRIE法等の異方性エッチング技術によりゲート
電極15とマスク17の側面に側壁膜19を形成する。
その後、レジスト膜25を全面に設けた後、公知のホト
リソグラフィ技術により所定の領域に、レジスト25の
開口部を設け、それを通してシリコン(Si)にような
n型不純物をイオン注入して、ソース・ドレイン領域2
1、23を形成する。以下図1では図面左側をソース領
域21と設定する。
【0020】次に、図1(C)に示すように、レジスト
25を除去した後、上記基板11の全面に、例えばSi
NやSiO2 などの絶縁膜27を堆積させる。この絶縁
膜27は、側壁膜19と異なる種類の絶縁膜でなければ
ならない。本実施例では側壁膜をSiO2 絶縁膜をSi
Nとするが、逆の組み合わせやそれ以外の組み合わせで
もよい。次に例えばECR法などによりエッチングして
平坦化し、ゲート加工マスク17とゲート電極15の頭
出しを行う。次に上記基板上全面にレジスト25’を塗
布後、公知のホトリソグラフィ技術により、ドレイン2
3側の側壁膜19上に開口部を設ける。公知のホトリソ
グラフィ技術では、膜厚500〜2000Å程度の側壁
膜19上にのみ、開口部を設けることは困難であるが、
ゲート加工マスク17と絶縁膜27上に広がっても問題
ない。ただし、ゲート加工マスク17と絶縁膜27は次
工程のP型不純物のイオン注入に対しそれを十分阻止で
きる膜厚であることを必要とする。
【0021】次に、図1(D)に示すようにRIE法に
よりエッチング条件を最適化してSiO2 (側壁膜)は
エッチングされるがゲート電極15とSiN(絶縁膜2
7)はエッチングされない条件を選びドレイン23側の
側壁膜19(SiO2 )を除去し、その後、マグネシウ
ム(Mg)ベリリウム(Be)カーボン(C)などのP
型不純物をイオン注入するとゲート電極15とドレイン
領域23の間に自己整合的にP型層29が形成される。
【0022】このP型層29は、ソース・ドレイン領域
21、23間のN型活性層13下に流れる電流を抑止す
るように作用する。そのため、このP型層はP型層のプ
ロファイルのピークが、ドレイン領域のN型層のピーク
と同じか、深くなる様に形成される。又このP型層はド
レイン領域のプロファイルのピーク濃度の1/100以
上の濃度をもつP濃度プロファイルを持ち、更にN型活
性層の下に接して存在しなければならない。したがっ
て、N型活性層とドレイン領域の注入条件によってP型
層29の注入条件は変化する。
【0023】例えば本実施例でN型活性層についてSi
を30keVの注入エネルギーで5×1012dose注
入し、ソースドレイン領域について、Siを100ke
Vのエネルギーで2×1013dose注入するものと設
定すると、シミュレーションの結果はN型活性層で、
1.2×1018cm-3(図3参照)、ドレイン領域で
1.9×1018cm-3(図4参照)のプロファイルのピ
ークを示す。そこで、P型層29が上述のP型層の形成
条件を満足するためには、P型層の濃度は、プロファイ
ルのピークの1/100の1016以上でなければならな
い。ここでP型層29の注入条件について、Beを10
0keVの注入エネルギーを2×1012dose注入す
るものと設定するとN型活性層とP型層のプロファイル
の比較(図3)ではN型活性層に接して1016cm-3
上の不純物濃度のP型層が存在し、ドレイン領域とP型
層のプロファイルの比較(図4)では、P型層のピーク
濃度が5.2×1016cm-3でドレイン領域のプロファ
イルのピークの1/100以上あり、かつドレイン領域
のピークより深い位置に存在する。従って上述のP型層
の形成条件が満足される。
【0024】次に図1(E)に示すようにレジスト2
5’、絶縁膜27、側壁膜19およびマスク17を除去
し、次にレジスト(図示せず)を形成し、そのレジスト
のGaAs基板11上の所定の領域を公知のホトリソグ
ラフィ技術により、パターニングし、シリコン(Si)
の様なn型不純物をイオン注入してLDD領域33を形
成した後そのレジストを除去する。
【0025】次に図(F)に示すように公知の技術によ
り基板に注入された不純物の活性化のための熱処理を基
板11に対して行う。その後ソース・ドレイン領域2
1、23上の所定の領域に公知の技術を用いてオーミッ
ク電極31を形成する。
【0026】なお、本実施例の説明図においてソース領
域を左側に、ドレイン領域を右側に設定して説明した。
これはもし右側をソース領域と仮定した場合、P型不純
物の注入によって、ソース抵抗が増加し、FET特性が
劣化するためである。しかし図1(D)のLDD領域3
3の形成の工程においてソース抵抗が増加しない様な最
適なn型不純物の注入条件を選択するならばソース領域
は図面の左右どちら側でもよい。
【0027】
【発明の効果】上述した説明からも明らかな様に本発明
の半導体素子の製造方法によれば、ソース・ドレイン領
域をゲート電極からある離間距離をもって形成した後、
ゲート電極とソースまたはドレイン領域のどちらか一方
の間にP型不純物と抵抗増加防止のためのn型不純物を
注入する。したがってソース・ドレイン間に活性領域と
は逆の導電形式をもつ領域(実施例ではP型)が形成さ
れるので短チャネル効果が十分抑止できる。また、この
P型の領域はゲート電極の片側の近傍のごく限られた領
域にのみ形成されるのでn層とP層の間の容量が減少す
る。このためICの性能が向上する。
【図面の簡単な説明】
【図1】本発明の一実施例を示す工程図である。
【図2】従来の方法を示す工程図である。
【図3】本発明の一実施例におけるN型活性層とP型層
の不純物濃度プロファイルの比較図である。
【図4】本発明の一実施例におけるドレイン領域とP型
層の不純物濃度プロファイルの比較図である。
【符号の説明】
11 半導体基板 13 N型活性層 15 ゲート電極 17 ゲート加工マスク 19 側壁膜 21 ソース領域 23 ドレイン領域 25、25’ レジスト 27 絶縁膜 29 P型層 31 ソース・ドレイン電極 33 LDD領域
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/338 H01L 21/336 H01L 29/78 H01L 29/812

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 下記工程を含むことを特徴とする半導体
    素子の製造方法: 一つの導電形式の活性層およびゲート電極を形成した半
    導体基板の全面に等方性を有する成膜技術により絶縁性
    薄膜を形成する工程前記薄膜を異方性エッチングにより
    エッチングし、前記ゲート電極の両側に側壁膜を形成し
    た後、所定の領域にソース・ドレイン層を形成する工程
    前記基板全面に絶縁性薄膜を成膜した後、全面エッチン
    グを行って前記ゲート電極と側壁膜の上部を露出させか
    つそれ以外の薄膜を残す工程前記ゲート電極のドレイン
    側の側壁膜のみを除去し、その除去された領域にドレイ
    ン層とは逆の導電形式でかつドレイン層より深い層を形
    成する工程前記ゲート電極のソース側の側壁膜のみを除
    去し、その除去された領域にソース層とは同一の導電形
    式の前記活性層より深いLDD層を形成する工程。
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