JP3045862B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP3045862B2 JP3045862B2 JP4019977A JP1997792A JP3045862B2 JP 3045862 B2 JP3045862 B2 JP 3045862B2 JP 4019977 A JP4019977 A JP 4019977A JP 1997792 A JP1997792 A JP 1997792A JP 3045862 B2 JP3045862 B2 JP 3045862B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体素子特に電界
効果トランジスタ（ＦＥＴ）の製造方法に関するもので
あり、詳細にはそのドレイン領域の形成工程に特徴を有
するＦＥＴの製造方法に関するものである。
効果トランジスタ（ＦＥＴ）の製造方法に関するもので
あり、詳細にはそのドレイン領域の形成工程に特徴を有
するＦＥＴの製造方法に関するものである。
【０００２】
【従来技術】従来、電子機器を構成する半導体素子とし
て、ＦＥＴ素子が広く用いられている。これらＦＥＴ素
子を用いて、種々の機能を有する電子機器を構成するに
当たり当該機器の小型化、高速化及び低電力化といった
要求に応じた研究開発が進められている。このＦＥＴの
製造に当たり、素子の微細化を達成し、かつ、微細化に
伴う短チャネル効果を除去するための種々の技術が知ら
れている。
て、ＦＥＴ素子が広く用いられている。これらＦＥＴ素
子を用いて、種々の機能を有する電子機器を構成するに
当たり当該機器の小型化、高速化及び低電力化といった
要求に応じた研究開発が進められている。このＦＥＴの
製造に当たり、素子の微細化を達成し、かつ、微細化に
伴う短チャネル効果を除去するための種々の技術が知ら
れている。
【０００３】このような、短チャネル効果の抑制を図る
技術として、例えば１９８７ ＧａＡｓ ＩＣ．ＳＹＭ
ＰＯＳＩＵＭ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ Ｐ
１２９−Ｐ１３２ に開示されている技術があり、この
技術によれば半絶縁性カリウム砒素基板を用い、ｎ型活
性層と、ソース・ドレイン領域の下部に、Ｐ型に活性化
された領域を形成してＧａＡｓ−ＭＥＳ（Ｍｅｔａｌ−
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴの製造を行ってい
る。
技術として、例えば１９８７ ＧａＡｓ ＩＣ．ＳＹＭ
ＰＯＳＩＵＭ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ Ｐ
１２９−Ｐ１３２ に開示されている技術があり、この
技術によれば半絶縁性カリウム砒素基板を用い、ｎ型活
性層と、ソース・ドレイン領域の下部に、Ｐ型に活性化
された領域を形成してＧａＡｓ−ＭＥＳ（Ｍｅｔａｌ−
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴの製造を行ってい
る。
【０００４】以下に従来知られている半導体素子の製造
技術の一例として、ＧａＡｓ−ＭＥＳＦＥＴ素子製造技
術をその主要工程を断面によって示す図２（Ａ）〜
（Ｃ）により説明する。
技術の一例として、ＧａＡｓ−ＭＥＳＦＥＴ素子製造技
術をその主要工程を断面によって示す図２（Ａ）〜
（Ｃ）により説明する。
【０００５】まず図２Ａにおいて、半絶縁性を有するＧ
ａＡｓ基板１１の所定の領域に例えばシリコン（Ｓｉ）
のようなｎ型不純物をイオン注入してチャネル領域１３
を形成し、然る後マグネシウム（Ｍｇ）のようなＰ型不
純物をイオン注入して、チャネル領域１３の下部にＰ型
層２９を形成する。その後上記基板全面を覆う膜を形成
し、８００℃１５分間アニールを行う。その後、前記の
膜を除去し、チャネル領域１３上の所定の領域にゲート
電極１５を形成する。
ａＡｓ基板１１の所定の領域に例えばシリコン（Ｓｉ）
のようなｎ型不純物をイオン注入してチャネル領域１３
を形成し、然る後マグネシウム（Ｍｇ）のようなＰ型不
純物をイオン注入して、チャネル領域１３の下部にＰ型
層２９を形成する。その後上記基板全面を覆う膜を形成
し、８００℃１５分間アニールを行う。その後、前記の
膜を除去し、チャネル領域１３上の所定の領域にゲート
電極１５を形成する。
【０００６】次に図２Ｂに示すように前記基板１１のチ
ャネル領域１３に対して、前述のｎ型不純物をイオン注
入してｎ’層（ＬＤＤ）と呼ばれる、チャネル領域１３
と次に形成されるソース・ドレイン領域の間の不純物濃
度と深さを持つ領域３３を形成する。
ャネル領域１３に対して、前述のｎ型不純物をイオン注
入してｎ’層（ＬＤＤ）と呼ばれる、チャネル領域１３
と次に形成されるソース・ドレイン領域の間の不純物濃
度と深さを持つ領域３３を形成する。
【０００７】次に、図２Ｃに示すように前記基板上全面
に絶縁膜を堆積した後、異方性エッチング、例えばリア
クティブ イオン エッチング（ＲＩＥ法）を用いて、
その絶縁膜をエッチングしてゲート電極の両側に、側壁
膜１９を形成し、次に前記の側壁膜１９に対して自己整
合的に、ｎ型不純物をイオン注入してソース（２１）、
ドレイン（２３）領域を形成する。
に絶縁膜を堆積した後、異方性エッチング、例えばリア
クティブ イオン エッチング（ＲＩＥ法）を用いて、
その絶縁膜をエッチングしてゲート電極の両側に、側壁
膜１９を形成し、次に前記の側壁膜１９に対して自己整
合的に、ｎ型不純物をイオン注入してソース（２１）、
ドレイン（２３）領域を形成する。
【０００８】その後、公知の技術により、ｎ型不純物の
活性化のための熱処理工程、オーミック電極形成工程等
を行い、ＧａＡｓ ＭＥＳＦＥＴが作成される。
活性化のための熱処理工程、オーミック電極形成工程等
を行い、ＧａＡｓ ＭＥＳＦＥＴが作成される。
【０００９】上述した説明からも理解できるように、こ
の従来技術ではｎ型不純物で形成されたチャネル領域ソ
ースドレイン領域の下部にＰ型不純物で形成される領域
２９が存在するので、短チャネル効果（ゲート長が短縮
すると、しきい値電圧が負にシフトする事）が低減でき
る。
の従来技術ではｎ型不純物で形成されたチャネル領域ソ
ースドレイン領域の下部にＰ型不純物で形成される領域
２９が存在するので、短チャネル効果（ゲート長が短縮
すると、しきい値電圧が負にシフトする事）が低減でき
る。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術では、Ｐ層２９がチャネル領域、ソース・ド
レイン領域のいずれの領域の下部にも存在する。これが
ため、ｎ型不純物で形成されたチャネル領域１３および
ソース・ドレイン領域２１、２３とＰ層２９の間で容量
が発生する。この容量はＦＥＴに対する容量負荷の増加
を意味する。その結果ＩＣの動作速度が劣下するという
問題点があった。
た従来技術では、Ｐ層２９がチャネル領域、ソース・ド
レイン領域のいずれの領域の下部にも存在する。これが
ため、ｎ型不純物で形成されたチャネル領域１３および
ソース・ドレイン領域２１、２３とＰ層２９の間で容量
が発生する。この容量はＦＥＴに対する容量負荷の増加
を意味する。その結果ＩＣの動作速度が劣下するという
問題点があった。
【００１１】短チャネル効果の原因のひとつとして、チ
ャネル下を流れるソースからドレインへのもれ電流が考
えられる。このチャネル下のもれ電流を抑制するために
は、ソース領域とドレイン領域の間のどこかに、活性領
域とは逆の導電形式の層の壁を設ければよい。
ャネル下を流れるソースからドレインへのもれ電流が考
えられる。このチャネル下のもれ電流を抑制するために
は、ソース領域とドレイン領域の間のどこかに、活性領
域とは逆の導電形式の層の壁を設ければよい。
【００１２】そこで本発明はチャネル領域およびソース
・ドレイン領域とそのような層の間に容量が発生してＩ
Ｃのスピードが劣下するという問題点を解決するためゲ
ート電極とドレイン領域の間のＬＤＤ領域の下部にのみ
その層を設けて容量の発生を最小限にする半導体素子の
製造方法を提供する事を目的とする。
・ドレイン領域とそのような層の間に容量が発生してＩ
Ｃのスピードが劣下するという問題点を解決するためゲ
ート電極とドレイン領域の間のＬＤＤ領域の下部にのみ
その層を設けて容量の発生を最小限にする半導体素子の
製造方法を提供する事を目的とする。
【００１３】
【課題を解決するための手段】本発明は、半導体素子の
製造方法において、活性層およびゲート電極を形成した
基板の全面に絶縁性薄膜を堆積後異方性エッチングを行
ってゲート電極に側壁膜を形成しその側壁膜に対し自己
整合的にイオン注入してソース・ドレイン領域を形成す
る。
製造方法において、活性層およびゲート電極を形成した
基板の全面に絶縁性薄膜を堆積後異方性エッチングを行
ってゲート電極に側壁膜を形成しその側壁膜に対し自己
整合的にイオン注入してソース・ドレイン領域を形成す
る。
【００１４】次にその基板の全面に上記薄膜と異なる性
質をもつ絶縁性薄膜を堆積後エッチングして平坦化を行
い、ゲート電極と側壁膜の頭出しを行う。そして前記基
板上全面にレジスト塗布後ホトリソグラフィ技術により
ソースまたはドレイン側の側壁膜上に開口部を設け、エ
ッチングによりその部分の側壁膜を除去し、そこにイオ
ン注入を行って活性領域とは異なる導電形式の層を形成
するようにしたものである。
質をもつ絶縁性薄膜を堆積後エッチングして平坦化を行
い、ゲート電極と側壁膜の頭出しを行う。そして前記基
板上全面にレジスト塗布後ホトリソグラフィ技術により
ソースまたはドレイン側の側壁膜上に開口部を設け、エ
ッチングによりその部分の側壁膜を除去し、そこにイオ
ン注入を行って活性領域とは異なる導電形式の層を形成
するようにしたものである。
【００１５】
【作用】この層はゲート電極の一方の側壁に対応する部
分の下にのみ形成されることにより、それとチャネル領
域およびソース・ドレイン領域間に生じる容量は極めて
僅かとなる。
分の下にのみ形成されることにより、それとチャネル領
域およびソース・ドレイン領域間に生じる容量は極めて
僅かとなる。
【００１６】
【実施例】以下本発明の一実施例を半絶縁性ＧａＡｓ基
板にＦＥＴを形成する場合について説明する。
板にＦＥＴを形成する場合について説明する。
【００１７】図１（Ａ）〜（Ｆ）は、この発明の実施例
を説明するための図２（Ａ）〜（Ｃ）と同様の主要工程
である。
を説明するための図２（Ａ）〜（Ｃ）と同様の主要工程
である。
【００１８】まず始めに図１（Ａ）に示すようにＧａＡ
ｓからなる半絶縁性基板１１上の所定の領域に例えばシ
リコン（Ｓｉ）のようなｎ型不純物をイオン注入してチ
ャネル領域（ｎ型活性層）１３を形成する。その後上記
基板１１の全面に、ゲート電極１５は窒化タングステン
（ＷＮｘ）タングステン（Ｗ）、タングステン・アルミ
ニウム合金（Ｗ−Ａｌ）などゲート電極用の耐熱性金属
膜を堆積させる。その後、上記基板のチャネル領域１３
上のその金属膜にゲート加工マスク１７をリフトオフ法
により形成し、例えばエレクトロン サイクロトン レ
ゾナンス（ＥＣＲ）法により、ゲート電極用金属膜の異
方性エッチングを行い、ゲート電極１５を形成する。ゲ
ート加工用マスク１７の材質については、実施例ではリ
フトオフ法を用いているので、低融点金属で容易に蒸着
できる、チタン（Ｔｉ）ニッケル（Ｎｉ）アルミニウム
（Ａｌ）等の単体や、それらの積層体が考えられる。
ｓからなる半絶縁性基板１１上の所定の領域に例えばシ
リコン（Ｓｉ）のようなｎ型不純物をイオン注入してチ
ャネル領域（ｎ型活性層）１３を形成する。その後上記
基板１１の全面に、ゲート電極１５は窒化タングステン
（ＷＮｘ）タングステン（Ｗ）、タングステン・アルミ
ニウム合金（Ｗ−Ａｌ）などゲート電極用の耐熱性金属
膜を堆積させる。その後、上記基板のチャネル領域１３
上のその金属膜にゲート加工マスク１７をリフトオフ法
により形成し、例えばエレクトロン サイクロトン レ
ゾナンス（ＥＣＲ）法により、ゲート電極用金属膜の異
方性エッチングを行い、ゲート電極１５を形成する。ゲ
ート加工用マスク１７の材質については、実施例ではリ
フトオフ法を用いているので、低融点金属で容易に蒸着
できる、チタン（Ｔｉ）ニッケル（Ｎｉ）アルミニウム
（Ａｌ）等の単体や、それらの積層体が考えられる。
【００１９】次に図１（Ｂ）に示すように上記基板１１
の全面に例えばＳｉＯ2 やＳｉＮなどの絶縁膜を堆積後
例えばＲＩＥ法等の異方性エッチング技術によりゲート
電極１５とマスク１７の側面に側壁膜１９を形成する。
その後、レジスト膜２５を全面に設けた後、公知のホト
リソグラフィ技術により所定の領域に、レジスト２５の
開口部を設け、それを通してシリコン（Ｓｉ）にような
ｎ型不純物をイオン注入して、ソース・ドレイン領域２
１、２３を形成する。以下図１では図面左側をソース領
域２１と設定する。
の全面に例えばＳｉＯ2 やＳｉＮなどの絶縁膜を堆積後
例えばＲＩＥ法等の異方性エッチング技術によりゲート
電極１５とマスク１７の側面に側壁膜１９を形成する。
その後、レジスト膜２５を全面に設けた後、公知のホト
リソグラフィ技術により所定の領域に、レジスト２５の
開口部を設け、それを通してシリコン（Ｓｉ）にような
ｎ型不純物をイオン注入して、ソース・ドレイン領域２
１、２３を形成する。以下図１では図面左側をソース領
域２１と設定する。
【００２０】次に、図１（Ｃ）に示すように、レジスト
２５を除去した後、上記基板１１の全面に、例えばＳｉ
ＮやＳｉＯ2 などの絶縁膜２７を堆積させる。この絶縁
膜２７は、側壁膜１９と異なる種類の絶縁膜でなければ
ならない。本実施例では側壁膜をＳｉＯ2 絶縁膜をＳｉ
Ｎとするが、逆の組み合わせやそれ以外の組み合わせで
もよい。次に例えばＥＣＲ法などによりエッチングして
平坦化し、ゲート加工マスク１７とゲート電極１５の頭
出しを行う。次に上記基板上全面にレジスト２５’を塗
布後、公知のホトリソグラフィ技術により、ドレイン２
３側の側壁膜１９上に開口部を設ける。公知のホトリソ
グラフィ技術では、膜厚５００〜２０００Å程度の側壁
膜１９上にのみ、開口部を設けることは困難であるが、
ゲート加工マスク１７と絶縁膜２７上に広がっても問題
ない。ただし、ゲート加工マスク１７と絶縁膜２７は次
工程のＰ型不純物のイオン注入に対しそれを十分阻止で
きる膜厚であることを必要とする。
２５を除去した後、上記基板１１の全面に、例えばＳｉ
ＮやＳｉＯ2 などの絶縁膜２７を堆積させる。この絶縁
膜２７は、側壁膜１９と異なる種類の絶縁膜でなければ
ならない。本実施例では側壁膜をＳｉＯ2 絶縁膜をＳｉ
Ｎとするが、逆の組み合わせやそれ以外の組み合わせで
もよい。次に例えばＥＣＲ法などによりエッチングして
平坦化し、ゲート加工マスク１７とゲート電極１５の頭
出しを行う。次に上記基板上全面にレジスト２５’を塗
布後、公知のホトリソグラフィ技術により、ドレイン２
３側の側壁膜１９上に開口部を設ける。公知のホトリソ
グラフィ技術では、膜厚５００〜２０００Å程度の側壁
膜１９上にのみ、開口部を設けることは困難であるが、
ゲート加工マスク１７と絶縁膜２７上に広がっても問題
ない。ただし、ゲート加工マスク１７と絶縁膜２７は次
工程のＰ型不純物のイオン注入に対しそれを十分阻止で
きる膜厚であることを必要とする。
【００２１】次に、図１（Ｄ）に示すようにＲＩＥ法に
よりエッチング条件を最適化してＳｉＯ2 （側壁膜）は
エッチングされるがゲート電極１５とＳｉＮ（絶縁膜２
７）はエッチングされない条件を選びドレイン２３側の
側壁膜１９（ＳｉＯ2 ）を除去し、その後、マグネシウ
ム（Ｍｇ）ベリリウム（Ｂｅ）カーボン（Ｃ）などのＰ
型不純物をイオン注入するとゲート電極１５とドレイン
領域２３の間に自己整合的にＰ型層２９が形成される。
よりエッチング条件を最適化してＳｉＯ2 （側壁膜）は
エッチングされるがゲート電極１５とＳｉＮ（絶縁膜２
７）はエッチングされない条件を選びドレイン２３側の
側壁膜１９（ＳｉＯ2 ）を除去し、その後、マグネシウ
ム（Ｍｇ）ベリリウム（Ｂｅ）カーボン（Ｃ）などのＰ
型不純物をイオン注入するとゲート電極１５とドレイン
領域２３の間に自己整合的にＰ型層２９が形成される。
【００２２】このＰ型層２９は、ソース・ドレイン領域
２１、２３間のＮ型活性層１３下に流れる電流を抑止す
るように作用する。そのため、このＰ型層はＰ型層のプ
ロファイルのピークが、ドレイン領域のＮ型層のピーク
と同じか、深くなる様に形成される。又このＰ型層はド
レイン領域のプロファイルのピーク濃度の１／１００以
上の濃度をもつＰ濃度プロファイルを持ち、更にＮ型活
性層の下に接して存在しなければならない。したがっ
て、Ｎ型活性層とドレイン領域の注入条件によってＰ型
層２９の注入条件は変化する。
２１、２３間のＮ型活性層１３下に流れる電流を抑止す
るように作用する。そのため、このＰ型層はＰ型層のプ
ロファイルのピークが、ドレイン領域のＮ型層のピーク
と同じか、深くなる様に形成される。又このＰ型層はド
レイン領域のプロファイルのピーク濃度の１／１００以
上の濃度をもつＰ濃度プロファイルを持ち、更にＮ型活
性層の下に接して存在しなければならない。したがっ
て、Ｎ型活性層とドレイン領域の注入条件によってＰ型
層２９の注入条件は変化する。
【００２３】例えば本実施例でＮ型活性層についてＳｉ
を３０ｋｅＶの注入エネルギーで５×１０12ｄｏｓｅ注
入し、ソースドレイン領域について、Ｓｉを１００ｋｅ
Ｖのエネルギーで２×１０13ｄｏｓｅ注入するものと設
定すると、シミュレーションの結果はＮ型活性層で、
１．２×１０18ｃｍ-3（図３参照）、ドレイン領域で
１．９×１０18ｃｍ-3（図４参照）のプロファイルのピ
ークを示す。そこで、Ｐ型層２９が上述のＰ型層の形成
条件を満足するためには、Ｐ型層の濃度は、プロファイ
ルのピークの１／１００の１０16以上でなければならな
い。ここでＰ型層２９の注入条件について、Ｂｅを１０
０ｋｅＶの注入エネルギーを２×１０12ｄｏｓｅ注入す
るものと設定するとＮ型活性層とＰ型層のプロファイル
の比較（図３）ではＮ型活性層に接して１０16ｃｍ-3以
上の不純物濃度のＰ型層が存在し、ドレイン領域とＰ型
層のプロファイルの比較（図４）では、Ｐ型層のピーク
濃度が５．２×１０16ｃｍ-3でドレイン領域のプロファ
イルのピークの１／１００以上あり、かつドレイン領域
のピークより深い位置に存在する。従って上述のＰ型層
の形成条件が満足される。
を３０ｋｅＶの注入エネルギーで５×１０12ｄｏｓｅ注
入し、ソースドレイン領域について、Ｓｉを１００ｋｅ
Ｖのエネルギーで２×１０13ｄｏｓｅ注入するものと設
定すると、シミュレーションの結果はＮ型活性層で、
１．２×１０18ｃｍ-3（図３参照）、ドレイン領域で
１．９×１０18ｃｍ-3（図４参照）のプロファイルのピ
ークを示す。そこで、Ｐ型層２９が上述のＰ型層の形成
条件を満足するためには、Ｐ型層の濃度は、プロファイ
ルのピークの１／１００の１０16以上でなければならな
い。ここでＰ型層２９の注入条件について、Ｂｅを１０
０ｋｅＶの注入エネルギーを２×１０12ｄｏｓｅ注入す
るものと設定するとＮ型活性層とＰ型層のプロファイル
の比較（図３）ではＮ型活性層に接して１０16ｃｍ-3以
上の不純物濃度のＰ型層が存在し、ドレイン領域とＰ型
層のプロファイルの比較（図４）では、Ｐ型層のピーク
濃度が５．２×１０16ｃｍ-3でドレイン領域のプロファ
イルのピークの１／１００以上あり、かつドレイン領域
のピークより深い位置に存在する。従って上述のＰ型層
の形成条件が満足される。
【００２４】次に図１（Ｅ）に示すようにレジスト２
５’、絶縁膜２７、側壁膜１９およびマスク１７を除去
し、次にレジスト（図示せず）を形成し、そのレジスト
のＧａＡｓ基板１１上の所定の領域を公知のホトリソグ
ラフィ技術により、パターニングし、シリコン（Ｓｉ）
の様なｎ型不純物をイオン注入してＬＤＤ領域３３を形
成した後そのレジストを除去する。
５’、絶縁膜２７、側壁膜１９およびマスク１７を除去
し、次にレジスト（図示せず）を形成し、そのレジスト
のＧａＡｓ基板１１上の所定の領域を公知のホトリソグ
ラフィ技術により、パターニングし、シリコン（Ｓｉ）
の様なｎ型不純物をイオン注入してＬＤＤ領域３３を形
成した後そのレジストを除去する。
【００２５】次に図（Ｆ）に示すように公知の技術によ
り基板に注入された不純物の活性化のための熱処理を基
板１１に対して行う。その後ソース・ドレイン領域２
１、２３上の所定の領域に公知の技術を用いてオーミッ
ク電極３１を形成する。
り基板に注入された不純物の活性化のための熱処理を基
板１１に対して行う。その後ソース・ドレイン領域２
１、２３上の所定の領域に公知の技術を用いてオーミッ
ク電極３１を形成する。
【００２６】なお、本実施例の説明図においてソース領
域を左側に、ドレイン領域を右側に設定して説明した。
これはもし右側をソース領域と仮定した場合、Ｐ型不純
物の注入によって、ソース抵抗が増加し、ＦＥＴ特性が
劣化するためである。しかし図１（Ｄ）のＬＤＤ領域３
３の形成の工程においてソース抵抗が増加しない様な最
適なｎ型不純物の注入条件を選択するならばソース領域
は図面の左右どちら側でもよい。
域を左側に、ドレイン領域を右側に設定して説明した。
これはもし右側をソース領域と仮定した場合、Ｐ型不純
物の注入によって、ソース抵抗が増加し、ＦＥＴ特性が
劣化するためである。しかし図１（Ｄ）のＬＤＤ領域３
３の形成の工程においてソース抵抗が増加しない様な最
適なｎ型不純物の注入条件を選択するならばソース領域
は図面の左右どちら側でもよい。
【００２７】
【発明の効果】上述した説明からも明らかな様に本発明
の半導体素子の製造方法によれば、ソース・ドレイン領
域をゲート電極からある離間距離をもって形成した後、
ゲート電極とソースまたはドレイン領域のどちらか一方
の間にＰ型不純物と抵抗増加防止のためのｎ型不純物を
注入する。したがってソース・ドレイン間に活性領域と
は逆の導電形式をもつ領域（実施例ではＰ型）が形成さ
れるので短チャネル効果が十分抑止できる。また、この
Ｐ型の領域はゲート電極の片側の近傍のごく限られた領
域にのみ形成されるのでｎ層とＰ層の間の容量が減少す
る。このためＩＣの性能が向上する。
の半導体素子の製造方法によれば、ソース・ドレイン領
域をゲート電極からある離間距離をもって形成した後、
ゲート電極とソースまたはドレイン領域のどちらか一方
の間にＰ型不純物と抵抗増加防止のためのｎ型不純物を
注入する。したがってソース・ドレイン間に活性領域と
は逆の導電形式をもつ領域（実施例ではＰ型）が形成さ
れるので短チャネル効果が十分抑止できる。また、この
Ｐ型の領域はゲート電極の片側の近傍のごく限られた領
域にのみ形成されるのでｎ層とＰ層の間の容量が減少す
る。このためＩＣの性能が向上する。
【図１】本発明の一実施例を示す工程図である。
【図２】従来の方法を示す工程図である。
【図３】本発明の一実施例におけるＮ型活性層とＰ型層
の不純物濃度プロファイルの比較図である。
の不純物濃度プロファイルの比較図である。
【図４】本発明の一実施例におけるドレイン領域とＰ型
層の不純物濃度プロファイルの比較図である。
層の不純物濃度プロファイルの比較図である。
１１ 半導体基板 １３ Ｎ型活性層 １５ ゲート電極 １７ ゲート加工マスク １９ 側壁膜 ２１ ソース領域 ２３ ドレイン領域 ２５、２５’ レジスト ２７ 絶縁膜 ２９ Ｐ型層 ３１ ソース・ドレイン電極 ３３ ＬＤＤ領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/336 H01L 29/78 H01L 29/812
Claims (1)
- 【請求項１】 下記工程を含むことを特徴とする半導体
素子の製造方法： 一つの導電形式の活性層およびゲート電極を形成した半
導体基板の全面に等方性を有する成膜技術により絶縁性
薄膜を形成する工程前記薄膜を異方性エッチングにより
エッチングし、前記ゲート電極の両側に側壁膜を形成し
た後、所定の領域にソース・ドレイン層を形成する工程
前記基板全面に絶縁性薄膜を成膜した後、全面エッチン
グを行って前記ゲート電極と側壁膜の上部を露出させか
つそれ以外の薄膜を残す工程前記ゲート電極のドレイン
側の側壁膜のみを除去し、その除去された領域にドレイ
ン層とは逆の導電形式でかつドレイン層より深い層を形
成する工程前記ゲート電極のソース側の側壁膜のみを除
去し、その除去された領域にソース層とは同一の導電形
式の前記活性層より深いＬＤＤ層を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4019977A JP3045862B2 (ja) | 1992-02-05 | 1992-02-05 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4019977A JP3045862B2 (ja) | 1992-02-05 | 1992-02-05 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JPH05218088A JPH05218088A (ja) | 1993-08-27 |
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| Country | Link |
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| JP (1) | JP3045862B2 (ja) |
-
1992
- 1992-02-05 JP JP4019977A patent/JP3045862B2/ja not_active Expired - Fee Related
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|---|---|
| JPH05218088A (ja) | 1993-08-27 |
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