JPS60138973A - 絶縁ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト型電界効果トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の鳥する技術分野〕
本発明は１例えばアルミニウムのよう麦金属からなるゲ
ート電極を有する絶縁ゲート型電界効果トランジスタの
製造方法に関する。
ート電極を有する絶縁ゲート型電界効果トランジスタの
製造方法に関する。
この種の技術としては、従来第１図（ａ）乃至（ｄ）に
示すよう力製造方法によるのが一般的であった・すな：
わち。第１図（ａ）は、シリコン基板１の素子形成領域
を除く表面を選択的に厚いフィールド酸化膜２で被う工
程、第１図０）は、化学的気相成長法（以下Ｃ■法と記
す）によシ酸化膜の堆積したのち選択エツチングによシ
ゲート電極予定領域にＣｖＤ酸化膜３を積層形成し、フ
ィールド酸化膜２とＣＶＤＲ化膜３をマスクとして熱拡
散法もしくはイオレ注入法によシ基板１と反対導電型の
不純物る工ｉ、第１図（Ｃ）は、ＣＶＤ ｌ！化膜３の
ゲート電極形成−域３１をエツチング除去した後、ゲー
ト酸化膜５を熱酸化法によシ成長させる工程、第１図（
ｄ）はアルミニウム、もしくは、アルミニウムを主成分
とする合金によシ、ゲート電極６および配線７を形成し
、次いでパッシベーション膜８を堆積する工程とである
０上記の方法では、アルミニウムの融点が６６０℃と低
いため、アルミニウムゲート電稼６の形成をソース・ド
レイン領ｓ４１゜４２の拡散工程後に行っている。しか
し、ゲート電極６の形成の際、マスク合わせ精度の余裕
を考慮しなければならず、そのためにゲート電極６．と
ソース・ドレイ／領域４１．４２との重なシが生じ、。
示すよう力製造方法によるのが一般的であった・すな：
わち。第１図（ａ）は、シリコン基板１の素子形成領域
を除く表面を選択的に厚いフィールド酸化膜２で被う工
程、第１図０）は、化学的気相成長法（以下Ｃ■法と記
す）によシ酸化膜の堆積したのち選択エツチングによシ
ゲート電極予定領域にＣｖＤ酸化膜３を積層形成し、フ
ィールド酸化膜２とＣＶＤＲ化膜３をマスクとして熱拡
散法もしくはイオレ注入法によシ基板１と反対導電型の
不純物る工ｉ、第１図（Ｃ）は、ＣＶＤ ｌ！化膜３の
ゲート電極形成−域３１をエツチング除去した後、ゲー
ト酸化膜５を熱酸化法によシ成長させる工程、第１図（
ｄ）はアルミニウム、もしくは、アルミニウムを主成分
とする合金によシ、ゲート電極６および配線７を形成し
、次いでパッシベーション膜８を堆積する工程とである
０上記の方法では、アルミニウムの融点が６６０℃と低
いため、アルミニウムゲート電稼６の形成をソース・ド
レイン領ｓ４１゜４２の拡散工程後に行っている。しか
し、ゲート電極６の形成の際、マスク合わせ精度の余裕
を考慮しなければならず、そのためにゲート電極６．と
ソース・ドレイ／領域４１．４２との重なシが生じ、。
寄生容量が大きくなるという欠点があった。
と９寄生容量を低減させるためには、多結晶シリコンゲ
ート電極による自己整合的なソース・ドレイン領域形成
法がとられる場合が多い。しかし、この方法では線幅の
微細化とともに多結晶シリコン配線の抵抗が高くなシ、
寄生容量が低減するにもかかわらず動作速度が向上しな
いという問題が新たに生じてきた。
ート電極による自己整合的なソース・ドレイン領域形成
法がとられる場合が多い。しかし、この方法では線幅の
微細化とともに多結晶シリコン配線の抵抗が高くなシ、
寄生容量が低減するにもかかわらず動作速度が向上しな
いという問題が新たに生じてきた。
本発明は、上記の欠点を除去して、寄生容量、配線抵−
抗をともに低減するため、アルミニウムのような金属の
グー１１極を用いてしかも自己整合的なソース・ドレイ
ン領域形成が可能となるようなＭＩ ５ＦＥＴの製造方
法を提供することを目的とする。
抗をともに低減するため、アルミニウムのような金属の
グー１１極を用いてしかも自己整合的なソース・ドレイ
ン領域形成が可能となるようなＭＩ ５ＦＥＴの製造方
法を提供することを目的とする。
本発明は一導電形の半導体基板の所定の領域に絶縁膜を
介して金属からなるゲート電極、別の所定の領域に絶縁
層を形成したのち、ゲート電極および絶縁層をマスクと
して反対導電形の不純物を注入し、次いで不活性ガスプ
ラズマを用いて注入不純物を活性化することによシ上記
の目的を達成する◇ 〔発明の実施例〕 以下、図を引用して、本発明の詳細な説明する。第２図
（ａ）乃至（ｄ）は、本発明の一実施例の工程を示す断
面図であシ、ゲート金属としてアルミニウムを用いた例
である。まず第２図（ａ）は、ｎ形シリコン基板１のフ
ィールド部に１μｍ程度の厚い酸化膜２を、素子領域に
は、３００Ａのゲート酸化膜５を形成した後、アルミニ
ウムから成るゲート電極Ｇを堆積する工程である０アル
ミニウム電極６の厚さは、５ｏｏｏｕである。第２図（
ｂ）の前半は、基板表面に不純物を注入する工程である
。具体的には、ゲート電極６とフィールド酸化膜２とを
マスクとして、ソース・ドレイン領域に加速電年３０ｋ
ｅＶ 、ドーズ量２ Ｘ １０”ｃｍ−２でほう素イオ
ンを□打込む。注入深さは０．１５μｍ程度であるす半
を嚇・本発明の適用工程であり・注入された不純物を竺
性化する工程である。実際には、上記半導体基舛を３．
００℃の陰極板の上に配置し、チャン）：、−ｎに、ア
ルブンガスを導入して、ガス圧力０．ＩＴ、９ｒｒ、１
：直流印加電圧１０．ＯＯＶでアルゴンガスプラズマ厭
発生させ、プラズマのエネルギーを利用して、イ、□オ
ン注入領域４１．４２の活性化を図る。表面はう：素濃
度は１×１０２０副−３０程度である０第２図（、Ｃ）
−す工程７は・ ５００°Ａ（ＤＣＶＤＣＶＤ酸化層９
絶竺膜として被着させる。第２図（ｄ）は周知の工程で
ｉｐ、ソース・ドレイン領域４１．４２上にコンタクト
ホール１１，１２を開孔し、金稿配線例えば５ｏｏｏＸ
厚のアルミニウム・シリコン合金膜配線７を形成した後
、１μｍ厚のプラズマ窒化ｍ８でパッシベーションを施
す工程である。
介して金属からなるゲート電極、別の所定の領域に絶縁
層を形成したのち、ゲート電極および絶縁層をマスクと
して反対導電形の不純物を注入し、次いで不活性ガスプ
ラズマを用いて注入不純物を活性化することによシ上記
の目的を達成する◇ 〔発明の実施例〕 以下、図を引用して、本発明の詳細な説明する。第２図
（ａ）乃至（ｄ）は、本発明の一実施例の工程を示す断
面図であシ、ゲート金属としてアルミニウムを用いた例
である。まず第２図（ａ）は、ｎ形シリコン基板１のフ
ィールド部に１μｍ程度の厚い酸化膜２を、素子領域に
は、３００Ａのゲート酸化膜５を形成した後、アルミニ
ウムから成るゲート電極Ｇを堆積する工程である０アル
ミニウム電極６の厚さは、５ｏｏｏｕである。第２図（
ｂ）の前半は、基板表面に不純物を注入する工程である
。具体的には、ゲート電極６とフィールド酸化膜２とを
マスクとして、ソース・ドレイン領域に加速電年３０ｋ
ｅＶ 、ドーズ量２ Ｘ １０”ｃｍ−２でほう素イオ
ンを□打込む。注入深さは０．１５μｍ程度であるす半
を嚇・本発明の適用工程であり・注入された不純物を竺
性化する工程である。実際には、上記半導体基舛を３．
００℃の陰極板の上に配置し、チャン）：、−ｎに、ア
ルブンガスを導入して、ガス圧力０．ＩＴ、９ｒｒ、１
：直流印加電圧１０．ＯＯＶでアルゴンガスプラズマ厭
発生させ、プラズマのエネルギーを利用して、イ、□オ
ン注入領域４１．４２の活性化を図る。表面はう：素濃
度は１×１０２０副−３０程度である０第２図（、Ｃ）
−す工程７は・ ５００°Ａ（ＤＣＶＤＣＶＤ酸化層９
絶竺膜として被着させる。第２図（ｄ）は周知の工程で
ｉｐ、ソース・ドレイン領域４１．４２上にコンタクト
ホール１１，１２を開孔し、金稿配線例えば５ｏｏｏＸ
厚のアルミニウム・シリコン合金膜配線７を形成した後
、１μｍ厚のプラズマ窒化ｍ８でパッシベーションを施
す工程である。
他の実施例として、不純物の基板への注入にプラズマを
用いる方法が挙げられる。この方法では、ｎ形シリコン
基板・を３００℃の陰極板の上に配置し、チャンバー内
に水素で１０００ ｐｐｍ希釈したＢ２Ｈ６ガスを導入
して、ガス圧力２Ｔｏｒｒ、直流印加電圧５００ｖでプ
ラズマを発生させ、はう素を注入する。注入時間１分で
、表面濃度１〜２ Ｘ、 １０”Ｏｃｍ八接へ深さ０１
１μｍの浅いほう素注入層が形成される。
用いる方法が挙げられる。この方法では、ｎ形シリコン
基板・を３００℃の陰極板の上に配置し、チャンバー内
に水素で１０００ ｐｐｍ希釈したＢ２Ｈ６ガスを導入
して、ガス圧力２Ｔｏｒｒ、直流印加電圧５００ｖでプ
ラズマを発生させ、はう素を注入する。注入時間１分で
、表面濃度１〜２ Ｘ、 １０”Ｏｃｍ八接へ深さ０１
１μｍの浅いほう素注入層が形成される。
この例の場合、アルゴンガスプラズマによる注入不純物
の活性化は同じテ゛）ンバー内で連続して行なうことが
できる。
の活性化は同じテ゛）ンバー内で連続して行なうことが
できる。
本発明によれば、金属ゲート電極とフィールド酸化膜を
マスクとしてＭＺＳＦＥＴのソース・ドレイン領域へ注
入された不純物の活性化を、アルゴンガスプラズマのよ
うな不活性ガスプラズマを用いて３００℃以下の低温で
行えるようにしたので、寄生容量低減法として有効な、
ゲートによる自己整合的な不純物導入をアルミニウムの
ような低融点金属ゲートの場合でも適用でき、アルミニ
ウムの低抵抗性と相まって、動作速度の大幅な改善が可
能となった。また、活性化を低温で行うことができるた
めソース・ドレイン領域の接合深さが、０．１〜０．２
μｍと浅いため、寄生容量の一層の低減と短チヤネル効
果の防止という二つの効果も合わせて得られた。
マスクとしてＭＺＳＦＥＴのソース・ドレイン領域へ注
入された不純物の活性化を、アルゴンガスプラズマのよ
うな不活性ガスプラズマを用いて３００℃以下の低温で
行えるようにしたので、寄生容量低減法として有効な、
ゲートによる自己整合的な不純物導入をアルミニウムの
ような低融点金属ゲートの場合でも適用でき、アルミニ
ウムの低抵抗性と相まって、動作速度の大幅な改善が可
能となった。また、活性化を低温で行うことができるた
めソース・ドレイン領域の接合深さが、０．１〜０．２
μｍと浅いため、寄生容量の一層の低減と短チヤネル効
果の防止という二つの効果も合わせて得られた。
なお、本発明は、ゲート電極として、アルミニウムだけ
ではなく、他の種々の金属の場合でも適用できることは
言うまでもないであろう。
ではなく、他の種々の金属の場合でも適用できることは
言うまでもないであろう。
第１図は、従来の絶縁アルミゲート型電界効果トランジ
スタの製造工程を示す断面図、第２図は本発明の一実施
例の工程を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、４１．４２・・・・・・ソース・ドレイン領
域、５・・・・・・ゲート酸化膜、６・・・・・・アル
ミニウムゲート電極。 ラ １ｒＶｌ ：１ 才２ｒｙＵ
スタの製造工程を示す断面図、第２図は本発明の一実施
例の工程を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、４１．４２・・・・・・ソース・ドレイン領
域、５・・・・・・ゲート酸化膜、６・・・・・・アル
ミニウムゲート電極。 ラ １ｒＶｌ ：１ 才２ｒｙＵ
Claims (1)
- 【特許請求の範囲】 １）−導電形の半導体基板の所定の領域に絶縁膜を介し
て金属からなるゲート電極、別の所定の領域に絶縁層を
形成したのち、前記ゲート電極および絶縁層をマスクと
して反対導電形の不純物を注入し、次いで不活性ガスプ
ラズマを用いて注入下□細物を活性化することを特徴と
する絶縁ゲート型電界効果トランジスタの製造方法◇ ２、特許請求の範囲第１項記載の方法において、ゲート
電極がアーミーウ・から込ることを特徴と１する絶縁ゲ
ート型電界効果トランジスタの製造方法０ ３）特許請求の範囲第１項または第２項記載の方。 法において、不活性ガスプラズマがアルゴンガスプラズ
マであることを特徴とする絶縁ゲート型鼾界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24713483A JPS60138973A (ja) | 1983-12-27 | 1983-12-27 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24713483A JPS60138973A (ja) | 1983-12-27 | 1983-12-27 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138973A true JPS60138973A (ja) | 1985-07-23 |
Family
ID=17158935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24713483A Pending JPS60138973A (ja) | 1983-12-27 | 1983-12-27 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138973A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01111320A (ja) * | 1987-10-26 | 1989-04-28 | Matsushita Electric Ind Co Ltd | 不純物の拡散方法 |
| JP2003514377A (ja) * | 1999-11-01 | 2003-04-15 | ジェテック インコーポレーテッド | 基板の高速熱処理方法 |
| JP2005277220A (ja) * | 2004-03-25 | 2005-10-06 | Matsushita Electric Ind Co Ltd | 不純物導入方法、不純物導入装置およびこの方法を用いて形成された半導体装置 |
| JP2008098648A (ja) * | 2007-10-25 | 2008-04-24 | Tokyo Electron Ltd | プラズマ処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135967A (en) * | 1980-03-27 | 1981-10-23 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5885538A (ja) * | 1981-11-18 | 1983-05-21 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS58111324A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | 半導体装置の製造方法 |
-
1983
- 1983-12-27 JP JP24713483A patent/JPS60138973A/ja active Pending
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| US7682954B2 (en) | 2004-03-25 | 2010-03-23 | Panasonic Corporation | Method of impurity introduction, impurity introduction apparatus and semiconductor device produced with use of the method |
| JP2008098648A (ja) * | 2007-10-25 | 2008-04-24 | Tokyo Electron Ltd | プラズマ処理装置 |
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