JPS6011817B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6011817B2 JPS6011817B2 JP52141363A JP14136377A JPS6011817B2 JP S6011817 B2 JPS6011817 B2 JP S6011817B2 JP 52141363 A JP52141363 A JP 52141363A JP 14136377 A JP14136377 A JP 14136377A JP S6011817 B2 JPS6011817 B2 JP S6011817B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- manufacturing
- semiconductor device
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、高融点金属膜を
用いた半導体装置の製造方法に関するものである。
用いた半導体装置の製造方法に関するものである。
ＭＯＢ型半導体装置において、従来から広く用いられて
いる多結晶Ｓｉ膜の代わりに、高融点金属膜例えばＭｏ
膜をゲート電極材料として用いる事が考えられる。
いる多結晶Ｓｉ膜の代わりに、高融点金属膜例えばＭｏ
膜をゲート電極材料として用いる事が考えられる。
それは、Ｍｏ膜が多結晶Ｓｉ膜よりはるかに抵抗が低い
ため、半導体装置の動作速度が改善され、また膜厚を薄
くしても抵抗の増加が少なく微細加工性に殴れており半
導体装置の表面平担化、高集積化に適しているからであ
る。しかし、Ｍｏは室温以上の高温特に４００ｑｏ以上
では急激に酸化に対して活性となる。そのため、ＭＯＳ
型半導体装置において、Ｍｏゲート電極部形成後「ソー
ス・ドレン領域への拡散層形成に際し、Ｍｏの酸化を防
ぐためリンやボロンの様な不純物を含む℃ＶＤＳｉ０２
膜を用いたりあるいはイオン注入法等が用いられて来た
。これら工程の概略を第１図および第２図に示す。第１
図は、ソース・ドレンとなるべき拡散層を、不純物を含
むＣＶＤＳｉ０２膜を用いて形成する工程を示す。
ため、半導体装置の動作速度が改善され、また膜厚を薄
くしても抵抗の増加が少なく微細加工性に殴れており半
導体装置の表面平担化、高集積化に適しているからであ
る。しかし、Ｍｏは室温以上の高温特に４００ｑｏ以上
では急激に酸化に対して活性となる。そのため、ＭＯＳ
型半導体装置において、Ｍｏゲート電極部形成後「ソー
ス・ドレン領域への拡散層形成に際し、Ｍｏの酸化を防
ぐためリンやボロンの様な不純物を含む℃ＶＤＳｉ０２
膜を用いたりあるいはイオン注入法等が用いられて来た
。これら工程の概略を第１図および第２図に示す。第１
図は、ソース・ドレンとなるべき拡散層を、不純物を含
むＣＶＤＳｉ０２膜を用いて形成する工程を示す。
第１図Ａは公知技術によりＭＯＳ型ゲート構造を形成し
た時の断面図である。１はシリコン基板、２は厚いＳｉ
０２膜、３はゲート酸化膜、４はＭｏゲート電極である
。
た時の断面図である。１はシリコン基板、２は厚いＳｉ
０２膜、３はゲート酸化膜、４はＭｏゲート電極である
。
次に第１図Ｂの様に、リンやボロン等を含むＣＶＤＳｉ
０２膜５を堆積し、１０００℃程度の高温、Ｎ２雰囲気
で、リン又はボロン等をシリコン基板１に拡散し、ソー
ス・ドレン領域６ａ，６ｂを形成する。一方第２図は、
ソース・ドレンをイオン注入法で形成する時の工程であ
る。
０２膜５を堆積し、１０００℃程度の高温、Ｎ２雰囲気
で、リン又はボロン等をシリコン基板１に拡散し、ソー
ス・ドレン領域６ａ，６ｂを形成する。一方第２図は、
ソース・ドレンをイオン注入法で形成する時の工程であ
る。
第２図ＡはＭＯＳ型ゲート電極を、従来技術で形成した
時の断面図である。７はシリコン基板、８は厚いＳｉ０
２膜、９はゲート酸化膜、１０はＭｏゲート電極である
。
時の断面図である。７はシリコン基板、８は厚いＳｉ０
２膜、９はゲート酸化膜、１０はＭｏゲート電極である
。
次に工程Ｂにおいて、不純物をイオン（矢印の）注入で
シリコン基板７に導入し、ソース・ドレンとなる拡散層
１１ａ．１１ｂを形成する。その後工程ＣでＣＶＤＳｉ
０２膜１２を堆積する。さて第１図の様な工程を用いた
時、もしＣＶＤＳｉ０２膜５が汚染された場合、その汚
染物質を媒介として電荷が移送され、ソース・ドレン領
域６ａ，６ｂとゲート電極４との間にリークが発生しや
すい。
シリコン基板７に導入し、ソース・ドレンとなる拡散層
１１ａ．１１ｂを形成する。その後工程ＣでＣＶＤＳｉ
０２膜１２を堆積する。さて第１図の様な工程を用いた
時、もしＣＶＤＳｉ０２膜５が汚染された場合、その汚
染物質を媒介として電荷が移送され、ソース・ドレン領
域６ａ，６ｂとゲート電極４との間にリークが発生しや
すい。
特にゲート電極部４において、ゲ−ト電極４の長さより
ゲート酸化膜３の長さが小さく加工されるため、絶縁膜
５を堆積した時、スキ間５″ができる。この場合、絶縁
膜５の表面５′が汚染されるとその汚染物質を通じて膿
表面５′に電流が流れ、ソース・ドレンとゲート間リー
クが発生する可能性が大きい。さらにゲート電極４上に
ピンホール発生率の高いＣＶＤＳｉ０２膜５が直接形成
されているので、膜５上にゲート４をわたるように形成
されるべき配線金属とゲート電極４との間のりーク発生
も無視することができない。また、第２図の工程では、
清浄なゲート酸化膜９がソース・ドレンとなる領域にも
存在するので、ソース・ドレン１１ａ，１１ｂとゲート
１０間のりークは防止されるが、第１図で述べたＣＶＤ
Ｓｉ０２膜１２とゲート１０間のりークは避けられない
ものである。上記の様な理由で公知の技術による製造方
法では、Ｍｏ膜の酸化を防止する事はできるが、ゲ−ト
とソース・ドレン間、及びゲートと他の配線金属間のり
ーク発生率が高くなるという欠点があり、このため、半
導体装置の満足できる歩留りを得ることが困難であった
。
ゲート酸化膜３の長さが小さく加工されるため、絶縁膜
５を堆積した時、スキ間５″ができる。この場合、絶縁
膜５の表面５′が汚染されるとその汚染物質を通じて膿
表面５′に電流が流れ、ソース・ドレンとゲート間リー
クが発生する可能性が大きい。さらにゲート電極４上に
ピンホール発生率の高いＣＶＤＳｉ０２膜５が直接形成
されているので、膜５上にゲート４をわたるように形成
されるべき配線金属とゲート電極４との間のりーク発生
も無視することができない。また、第２図の工程では、
清浄なゲート酸化膜９がソース・ドレンとなる領域にも
存在するので、ソース・ドレン１１ａ，１１ｂとゲート
１０間のりークは防止されるが、第１図で述べたＣＶＤ
Ｓｉ０２膜１２とゲート１０間のりークは避けられない
ものである。上記の様な理由で公知の技術による製造方
法では、Ｍｏ膜の酸化を防止する事はできるが、ゲ−ト
とソース・ドレン間、及びゲートと他の配線金属間のり
ーク発生率が高くなるという欠点があり、このため、半
導体装置の満足できる歩留りを得ることが困難であった
。
本発明は、以上の様な従来の欠点を除去するものであり
、Ｍｏ膜の様な高融点金属膜の半導体装置製造工程中で
の酸化を防止する事はもちろん、ゲート・ソース・ドレ
ン配線金属相互間のりークを著しく減少させ、抵抗の低
い高融点金属ゲートをもつ半導体装置を歩蟹りよく製造
できる方法を提供することを目的とするものである。
、Ｍｏ膜の様な高融点金属膜の半導体装置製造工程中で
の酸化を防止する事はもちろん、ゲート・ソース・ドレ
ン配線金属相互間のりークを著しく減少させ、抵抗の低
い高融点金属ゲートをもつ半導体装置を歩蟹りよく製造
できる方法を提供することを目的とするものである。
以下、本発明における製造方法の詳細を第３図と共に説
明する。
明する。
第３図は本発明の一実施例にかかるＭｏゲートをもつＭ
ＯＳ型半導体袋鷹の製造工程を示す断面図である。最初
、一導電型を有するシリコン基板１３の表面に、選択酸
化法により厚い酸化膿１４を、ゲ−ト・ソース・ドレン
を形成すべき場所を除く部分に選択的に形成する（工程
Ａ）。
ＯＳ型半導体袋鷹の製造工程を示す断面図である。最初
、一導電型を有するシリコン基板１３の表面に、選択酸
化法により厚い酸化膿１４を、ゲ−ト・ソース・ドレン
を形成すべき場所を除く部分に選択的に形成する（工程
Ａ）。
次に基板シリコン表面が露出した部分を再び酸化して薄
いゲート酸化膜１５をつくり、（工程Ｂ）、さらに高融
点金属であるＭｏ膜１６を電子ビーム蒸着、スパッタ‐
蒸着等により被着させる（工程Ｃ）。その後、Ｍｏ膜１
６をフオトエツチすることによって選択的に除去してゲ
ート電極とし（工程Ｄ）、イオン注入法で不純物イオン
ｉをシリコン基板表面にゲート酸化膜１５を通して注入
する事により、基板１３と反対導電型を有するソース・
ドレン領域１７ａ，ｉ７ｂを形成する（工程Ｅ）。
いゲート酸化膜１５をつくり、（工程Ｂ）、さらに高融
点金属であるＭｏ膜１６を電子ビーム蒸着、スパッタ‐
蒸着等により被着させる（工程Ｃ）。その後、Ｍｏ膜１
６をフオトエツチすることによって選択的に除去してゲ
ート電極とし（工程Ｄ）、イオン注入法で不純物イオン
ｉをシリコン基板表面にゲート酸化膜１５を通して注入
する事により、基板１３と反対導電型を有するソース・
ドレン領域１７ａ，ｉ７ｂを形成する（工程Ｅ）。
この場合Ｍｏ膜１６は、入射イオンに対する阻止館が高
く、イオン注入のよいマスクとなり得る。次に、フオト
エツチングにより、ソース・ドレン領域１７ａ，ＩＴｂ
に存在したゲート酸化膜１５に、大きい窓１８を関口し
た後、電子ビーム蒸着法、スパッタ‐蒸着法、又はＣＶ
Ｄ法により多結晶Ｓｉ膜１９を堆積する（工程Ｆ）。し
かるのち、この膜１９を、高温、水蒸気雰囲気中で完全
に酸化しＳｉ０２膿１９′に変質させる。
く、イオン注入のよいマスクとなり得る。次に、フオト
エツチングにより、ソース・ドレン領域１７ａ，ＩＴｂ
に存在したゲート酸化膜１５に、大きい窓１８を関口し
た後、電子ビーム蒸着法、スパッタ‐蒸着法、又はＣＶ
Ｄ法により多結晶Ｓｉ膜１９を堆積する（工程Ｆ）。し
かるのち、この膜１９を、高温、水蒸気雰囲気中で完全
に酸化しＳｉ０２膿１９′に変質させる。
この時、酸化を約１００ぴ０で行なうと、多結晶Ｓｉ膜
１９の表面は酸化されるが、膜１９とＭｏ膜１６の境界
で、反応が起こ．り、Ｍｏ膜１６の表面から耐酸化性の
酸化防止膜すなわちＭＯＳｉ２１６′に変化してゆく。
ＭＯＳｉ２に変化した後は多結晶Ｓｉ膜１９が完全に酸
化膜に変化した後も、ゲート電極１６′が０２によって
腐食されなくなる。しかもＭＯＳｉ２の抵抗はＭｏの抵
抗の数情になるだけであるから、電気的特性は維持され
る。このとき、１００ぴ０では多結晶Ｓｉ膜１９とＭｏ
１６の界面でＭｏのシリサィド化は遠く進行するため、
酸化の初期にＭｏ膜全体がシリサィド化されその後、反
応しなかった多結晶ＳｉとＭＯＳｉの一部がＳｉ０２膜
に変化する。なお多結晶Ｓｉ膜１９の酸化を１０００℃
以下で行う必要があるときはＭｏのシリサィド化を確実
にするためまず多結晶Ｓｉ膜１９を堆積後、不活性ガス
、日２又はＮ２雰囲気中で多結晶Ｓｉｌ９とＭｏ１６の
みを反応させてシリサイド化し、その後多結晶Ｓｉ膜１
９を１０００℃以下で酸化すればよい（工程Ｇ）。
１９の表面は酸化されるが、膜１９とＭｏ膜１６の境界
で、反応が起こ．り、Ｍｏ膜１６の表面から耐酸化性の
酸化防止膜すなわちＭＯＳｉ２１６′に変化してゆく。
ＭＯＳｉ２に変化した後は多結晶Ｓｉ膜１９が完全に酸
化膜に変化した後も、ゲート電極１６′が０２によって
腐食されなくなる。しかもＭＯＳｉ２の抵抗はＭｏの抵
抗の数情になるだけであるから、電気的特性は維持され
る。このとき、１００ぴ０では多結晶Ｓｉ膜１９とＭｏ
１６の界面でＭｏのシリサィド化は遠く進行するため、
酸化の初期にＭｏ膜全体がシリサィド化されその後、反
応しなかった多結晶ＳｉとＭＯＳｉの一部がＳｉ０２膜
に変化する。なお多結晶Ｓｉ膜１９の酸化を１０００℃
以下で行う必要があるときはＭｏのシリサィド化を確実
にするためまず多結晶Ｓｉ膜１９を堆積後、不活性ガス
、日２又はＮ２雰囲気中で多結晶Ｓｉｌ９とＭｏ１６の
みを反応させてシリサイド化し、その後多結晶Ｓｉ膜１
９を１０００℃以下で酸化すればよい（工程Ｇ）。
しかるのち、膜１９を酸化して得たＳｉ０２膜１９′に
コンタクト窓１８′を開□してＡＩ膜を蒸着し（工程Ｈ
）、フオトェツチング法で選択的にＡ１を除去して配線
２０を形成した後、ＡＩシンターを行ってＭＯＳ型半導
体装置が完成する（工程・＞。
コンタクト窓１８′を開□してＡＩ膜を蒸着し（工程Ｈ
）、フオトェツチング法で選択的にＡ１を除去して配線
２０を形成した後、ＡＩシンターを行ってＭＯＳ型半導
体装置が完成する（工程・＞。
以上のように本発明による製造方法ではＭｏゲート電極
上に多結晶Ｓｉを堆積しＭＯＳｉ２にすると共に多結晶
Ｓｉを酸化して、ＣＶＤＳｉ０２よりはるかにピンホー
ル密度の小さい熱酸化Ｓｉ０２を得るため、このＳｉ０
２膜によって分離されたゲート電極と上部配線間のりー
クがなくなるのである。
上に多結晶Ｓｉを堆積しＭＯＳｉ２にすると共に多結晶
Ｓｉを酸化して、ＣＶＤＳｉ０２よりはるかにピンホー
ル密度の小さい熱酸化Ｓｉ０２を得るため、このＳｉ０
２膜によって分離されたゲート電極と上部配線間のりー
クがなくなるのである。
さらに、ゲート絶縁膜を通してイオン注入を行うから、
第１図に示された従釆例のようにスキ間ができず、ゲー
ト電極とソース・ドレンは常にゲート絶縁膜によって絶
縁させた状態にあり、両者間のりークは生じない。上記
二つの効果が結合することによって高融点金属ゲートを
有するＭＯＳ型半導体装置の製造歩蟹りを向上させるこ
とができるものである。なお、耐酸化性のＭＯＳｉ２に
ゲート電極物質を変質させるため、Ｍｏが酸化するとい
う欠点もなくなる。そして本発明ではＭｏゲートの少な
くとも一部がＭＯＳｉ２に変化するものでありｔＭｏゲ
ートの低抵抗性を維持できる。なお上記実施例において
は、ゲート材料をＭｏとしたが、高融点金属でありかつ
シリサィド形成が可能であればＭｏ以外の金属でも使用
可能である。例えばＭｏと物理的、化学的性質の類似し
たＷは、６００ｑｏ〜７００つ０でシリサイドを容易に
形成するため、Ｍｏの場合より低温の熱処理工程を施す
だけで十分である。このため、ゲート電極をシリサィド
化する前につくられたソース・ドレン拡散層が上記熱処
理によって広がるのをおさえることができ、微細ゲート
長を有する半導体装置のソース・ドレンパンチスルーも
防止するという付加的効果を生ずる。Ｍｏ、Ｗの他Ｚｒ
、Ｔｉ、Ｔａ、Ｖあるいはこれら金属のうち少なくとも
２種以上からなる合金膜、あるいはこれらの金属のうち
少なくとも２種以上を重ねた多層膜等もシリサィド化で
き、ゲートとして使用可能である。
第１図に示された従釆例のようにスキ間ができず、ゲー
ト電極とソース・ドレンは常にゲート絶縁膜によって絶
縁させた状態にあり、両者間のりークは生じない。上記
二つの効果が結合することによって高融点金属ゲートを
有するＭＯＳ型半導体装置の製造歩蟹りを向上させるこ
とができるものである。なお、耐酸化性のＭＯＳｉ２に
ゲート電極物質を変質させるため、Ｍｏが酸化するとい
う欠点もなくなる。そして本発明ではＭｏゲートの少な
くとも一部がＭＯＳｉ２に変化するものでありｔＭｏゲ
ートの低抵抗性を維持できる。なお上記実施例において
は、ゲート材料をＭｏとしたが、高融点金属でありかつ
シリサィド形成が可能であればＭｏ以外の金属でも使用
可能である。例えばＭｏと物理的、化学的性質の類似し
たＷは、６００ｑｏ〜７００つ０でシリサイドを容易に
形成するため、Ｍｏの場合より低温の熱処理工程を施す
だけで十分である。このため、ゲート電極をシリサィド
化する前につくられたソース・ドレン拡散層が上記熱処
理によって広がるのをおさえることができ、微細ゲート
長を有する半導体装置のソース・ドレンパンチスルーも
防止するという付加的効果を生ずる。Ｍｏ、Ｗの他Ｚｒ
、Ｔｉ、Ｔａ、Ｖあるいはこれら金属のうち少なくとも
２種以上からなる合金膜、あるいはこれらの金属のうち
少なくとも２種以上を重ねた多層膜等もシリサィド化で
き、ゲートとして使用可能である。
第１図Ａ，ＢはＭｏゲートＭＯＳ半導体装置を不純物を
含むにＶＤＳｉ０２膜を利用して製造する従来の一部の
工程図、第２図はＡ，Ｂ，ＣはＭｏゲートＭＯＳ半導体
装置をイオン注入によって製造する従来の一部の工程図
、第３図Ａ〜１は本発明の一実施例にかかるＭｏゲート
ＭＯＳ半導体装置を製造する工程図である。 １３・・・・・・シリコン基板、１４・・・・・・厚い
酸化膜、１５…・・・ゲート酸化膜、１６……Ｍｏ膜、
１６′…・・・ＭＯＳｉ２膜、１７・・・・・・ソース
・ドレン拡散層、１８・・・・・・ソース・ドレン領域
に閉口した窓、１９・・・・・・多結晶Ｓｉ膜、１９′
…・・・膜１９を酸化して得た酸化膜、２０・・・・・
・山配線。 第１図 第２図 第３図 第３図
含むにＶＤＳｉ０２膜を利用して製造する従来の一部の
工程図、第２図はＡ，Ｂ，ＣはＭｏゲートＭＯＳ半導体
装置をイオン注入によって製造する従来の一部の工程図
、第３図Ａ〜１は本発明の一実施例にかかるＭｏゲート
ＭＯＳ半導体装置を製造する工程図である。 １３・・・・・・シリコン基板、１４・・・・・・厚い
酸化膜、１５…・・・ゲート酸化膜、１６……Ｍｏ膜、
１６′…・・・ＭＯＳｉ２膜、１７・・・・・・ソース
・ドレン拡散層、１８・・・・・・ソース・ドレン領域
に閉口した窓、１９・・・・・・多結晶Ｓｉ膜、１９′
…・・・膜１９を酸化して得た酸化膜、２０・・・・・
・山配線。 第１図 第２図 第３図 第３図
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面に形成された第１の絶縁膜上に高融
点金属膜を選択的に形成する工程と、前記金属膜をマス
クとし、前記半導体基板に不純物を第１の絶縁膜を通し
て導入する工程と、前記不純物を導入した領域上に存在
する前記第１の絶縁膜を選択的に除去して窓を開口する
工程と、少くとも前記金属膜上に多結晶半導体膜を被着
する工程と、前記多結晶半導体膜を酸化し、第２の絶縁
膜にするとともに、前記金属膜と前記半導体と反応させ
て前記金属膜の少くとも一部を耐酸化性膜とする工程と
を備えたことを特徴とする半導体装置の製造方法。 ２ 熱処理により耐酸化性膜を形成したのち、多結晶半
導体膜を酸化し、第２の絶縁膜とすることを特徴とする
特許請求の範囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52141363A JPS6011817B2 (ja) | 1977-11-24 | 1977-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52141363A JPS6011817B2 (ja) | 1977-11-24 | 1977-11-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5473584A JPS5473584A (en) | 1979-06-12 |
| JPS6011817B2 true JPS6011817B2 (ja) | 1985-03-28 |
Family
ID=15290229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52141363A Expired JPS6011817B2 (ja) | 1977-11-24 | 1977-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011817B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218262U (ja) * | 1985-07-19 | 1987-02-03 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041233A (ja) * | 1983-08-16 | 1985-03-04 | Sony Corp | 絶縁膜形成方法 |
| JPS60221676A (ja) * | 1985-03-18 | 1985-11-06 | 株式会社日立製作所 | 冷蔵庫 |
| JP2557675Y2 (ja) * | 1989-05-19 | 1997-12-10 | 三菱マテリアル株式会社 | スローアウェイチップのクランプ機構 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128514B2 (ja) * | 1972-01-19 | 1976-08-19 | ||
| JPS51118381A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Manufacturing process for semiconductor unit |
-
1977
- 1977-11-24 JP JP52141363A patent/JPS6011817B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218262U (ja) * | 1985-07-19 | 1987-02-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5473584A (en) | 1979-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4392150A (en) | MOS Integrated circuit having refractory metal or metal silicide interconnect layer | |
| TWI255007B (en) | Method of fabricating a semiconductor device having reduced contact resistance | |
| EP0213197A1 (en) | A method in the manufacture of integrated circuits. | |
| JP3149406B2 (ja) | 半導体装置の製造方法 | |
| KR930004295B1 (ko) | Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법 | |
| JPH05347317A (ja) | 二重層の耐熱性のゲートを使用した磁気整列型のＧａＡｓ電界効果トランジスタの製造方法 | |
| JPH04223341A (ja) | 半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法 | |
| JPS6011817B2 (ja) | 半導体装置の製造方法 | |
| KR100289372B1 (ko) | 폴리사이드 형성방법 | |
| TW447049B (en) | Method of manufacturing a semiconductor device | |
| JPS59200418A (ja) | 半導体装置の製造方法 | |
| JPS6226573B2 (ja) | ||
| CN100481333C (zh) | 具有不同金属硅化物部分的半导体器件的制造方法 | |
| JPS609160A (ja) | 半導体装置およびその製造方法 | |
| JP3639009B2 (ja) | Ｔｉシリサイド層を有する半導体装置の製造方法 | |
| JPS624371A (ja) | 耐熱金属珪化物を用いてｖｌｓｉ回路を製造する方法 | |
| JPS60138973A (ja) | 絶縁ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH0770725B2 (ja) | 半導体装置の製造方法 | |
| JPH0349230A (ja) | 半導体装置とその製造方法 | |
| JPH09293722A (ja) | 半導体装置の製造方法 | |
| JPH02203565A (ja) | 半導体装置及びその製造方法 | |
| JPH11135789A (ja) | 半導体装置およびその製造方法 | |
| JPS6119172A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0997771A (ja) | 半導体装置の製造方法 | |
| JPS58197774A (ja) | 半導体装置の製造方法 |