CN100481333C - 具有不同金属硅化物部分的半导体器件的制造方法 - Google Patents
具有不同金属硅化物部分的半导体器件的制造方法 Download PDFInfo
- Publication number
- CN100481333C CN100481333C CNB028284178A CN02828417A CN100481333C CN 100481333 C CN100481333 C CN 100481333C CN B028284178 A CNB028284178 A CN B028284178A CN 02828417 A CN02828417 A CN 02828417A CN 100481333 C CN100481333 C CN 100481333C
- Authority
- CN
- China
- Prior art keywords
- containing regions
- silicon
- metal
- metal level
- resist mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 111
- 239000002184 metal Substances 0.000 title claims abstract description 111
- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000000034 method Methods 0.000 title claims abstract description 55
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 52
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 68
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 68
- 239000010703 silicon Substances 0.000 claims abstract description 68
- 238000010438 heat treatment Methods 0.000 claims abstract description 8
- 229910000510 noble metal Inorganic materials 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 16
- 238000005516 engineering process Methods 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 10
- 229910017052 cobalt Inorganic materials 0.000 claims description 9
- 239000010941 cobalt Substances 0.000 claims description 9
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 239000003870 refractory metal Substances 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 238000012545 processing Methods 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 229910052726 zirconium Inorganic materials 0.000 claims description 2
- 239000013528 metallic particle Substances 0.000 claims 5
- 229910052715 tantalum Inorganic materials 0.000 claims 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 1
- 238000001039 wet etching Methods 0.000 claims 1
- 150000002739 metals Chemical class 0.000 abstract 1
- 230000008569 process Effects 0.000 description 15
- 239000002019 doping agent Substances 0.000 description 11
- 238000000151 deposition Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 150000003377 silicon compounds Chemical class 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明披露出一种方法，在该方法中，将不同金属层按顺序沉积于含硅区域上，以致于各金属层的类型与厚度与打底含硅区域的具体特性相适应。接着，进行一热处理，以将各金属转换成金属硅化物，以便改善含硅区域的导电性。以此方式，可形成能分别地适合于特定含硅区域的硅化物部份，以便使单个半导体元件的器件性能或者多个半导体元件的整体性能明显地改善。另外，披露出一半导体器件，其包含至少两含硅区域，其具有不同的硅化物部份形成于其中，其中至少一硅化物部份包含一贵金属。
Description
技术领域
一般而言，本发明系关于集成电路的制造领域，而且更具体地，关于具有于半导体区域上金属硅合物部份以降低半导体区域的薄层电阻的半导体装置。进一步说，本发明系关于一种制造这些半导体装置的方法。
背景技术
在现代超高密度的集成电路中，器件特征不断地缩小，以提高装置性能与功能。然而，特征尺寸缩小会带来着某些问题，该些问题可能抵销部份缩小特征尺寸后所得到的优点。一般而言，缩小例如晶体管元件的特征尺寸，会导致晶体管元件的降低沟道电阻，并且从而导致该晶体管的较高的驱动电流能力以及提高的切换速度。不过，缩小这些晶体管元件的特征尺寸时，导线与接触区域亦即提供对晶体管元件周边电接触的区域所增加的电阻会成为关键因素，因为这些导线及接触区域的截面积会随零件尺寸缩小而减少。然而，截面面积与包含导线与接触区域的材料的特性相结合，决定了各导线或者接触区域的电阻。
以上问题可作为此态样中一典型临界特征尺寸的例子，亦称为临界尺寸(CD)，比如在晶体管的源极区域与漏极区域之间的栅极下方形成场效晶体管的沟道的延长部份。减少此沟道的延长部份，一般称为沟道长度，可显著地改善晶体管元件中与上升时间和下降时间有关的器件性能，这是因为栅极与信道之间的较小电容值以及因为较短沟道的较低电阻值。不过，沟道长度的缩短同样会导致一些导线尺寸的缩短，譬如一般由多晶硅形成的场效晶体管的栅极，以及用于电性接触电晶体的漏极与源极区域的接触区域，结果使得用于电荷载体输送的有效截面缩小。结果，除非缩小的截面藉由改善形成线与接触区域，譬如栅极、以及漏极与源极接触区域的材料的电性特征而受到补偿，不然的话导线与接触区域会呈现出一较高的电阻值。
因此，改善大致上包含如硅的半导体材料在导电区域上的特性特别地重要。例如，在现代的集成电路中，单个的半导体器件，譬如场效晶体管、电容器等等，主要是以硅为基础的，其中单个器件由硅线与金属线所导接。虽然金属线的电阻率可借着以例如铜来取代一般所使用的铝而改善，但是当需要改善含硅半导体线与半导体接触区域的电性特征时，工艺工程师仍会面临到一挑战性的任务。
参考图1a与图1b，现将说明用于制造包含例如多个MOS(金属-氧化物-半导体)晶体管的集成电路的示范性工艺，以便更详细地说明在改善含硅半导体区域的电特征上所涉及的诸问题。
在图1a中，半导体结构100包括一基板101，例如一硅基板，其中形成有一第一半导体元件110与一第二半导体元件130。如图1a所描述的，第一半导体元件110可能代表一第一导电型态的场效晶体管，譬如一n-沟道晶体管，而第二半导体元件130则可能代表第二导电型态的一场效晶体管，譬如p-沟道晶体管。第一半导体元件110包含浅沟隔离层(STI)113，其由绝缘材料所形成，譬如二氧化硅，并且定义一工作区112于基板101中。栅极115形成于栅绝缘层118上，该栅绝缘层将栅极115与工作区112隔开。由例如二氧化硅或者氮化硅制成的垫片元件116，放置于栅极115的侧壁上。在工作区112中，形成有源/漏区114，该区域为一适合于连接到一传导沟道所需要的掺杂物轮廓，该传导沟道则在操作第一半导体元件110期间内建立于漏极与源极区域之间。
第二半导体元件130包含与第一半导体元件110大致相同的部分，而相对应的部分则由相同的附图标号所代表，除了“导管13”替代“导管11”以外。如先前所述，在例如传导类型，亦即设置于工作区112与132中的掺杂物的类型与浓度、栅极的水平延伸部份，也称为栅长度、截面面积等方面，第二半导体元件130可不同于第一半导体元件110。而且，应该注意的是，虽然在图1a与图1b中的第一与第二半导体元件110与130被描述为晶体管元件，但是第一与第二半导体元件110与130可代表使用于载流子输送的任何含硅区域。例如，行对较长的多晶硅线可连接单一芯片区域的不同位置上的半导体元件，且这些多晶硅线可被视为第一与第二半导体元件110、130，其电特性会得到改善，以相对于信号传输延迟获得提高的器件性能。
再次参考图1a，特别在于，第一与第二半导体元件110与130的栅长度决定了这些器件的沟道长度，而且如先前所指出的，其因此显著地影响第一与第二半导体元件110与130的电特性，藉此，一缩短的栅长度将因为栅极115、135的截面面积的缩小而导致栅极115、135电阻的增加。
用来形成半导体结构100的基本工艺流程可包含以下步骤。在藉由熟知的光学微影技术而形成浅沟隔离层113与133的后，进行植入步骤，以在工作区112与132中产生所需要的掺杂物浓度。接着，根据设计规格形成栅绝缘层118与138。此后，栅极115与135则藉由对例如一多晶硅层进行图案化而形成，所述图案化利用了复杂的光学微影与缩减的蚀刻方法。然后，进一步进行植入步骤，以便所谓源极与漏极区域114与134内形成源极与漏极延伸部份，垫片元件116与126经由沉积与各向异性的蚀刻技术而形成。将垫片元件116与126使用作一植入屏蔽罩，以用于在随后的植入步骤中，将掺杂物颗粒植入于源极与漏极区域114与134内，从而在这些区域中产生所需要的高掺杂物浓度。应该注意的是，在图1a中，沿水平方向，亦即在栅极115、135的长度方向，以及垂直方向，此后将称为深度方向，掺杂浓度会改变。虽然将源极与漏极区域114与134的掺杂物剖面描述为具有鲜明轮廓的一区域，但是实际上，该掺杂物剖面会因为植入制程与接着的退火步骤的特性而连续地改变，该退火步骤是为了活化所述植入原子以及固化由植入步骤所导致的结晶伤害而进行。通常，必须选择掺杂物剖面，以符合第一与第二半导体元件110与130的其它参数。例如，短的栅长度，以及因此的短的沟道长度，需要“浅”的掺杂物剖面，以避免所谓的“短沟道效应”。于是，在深度方向中的峰值浓度则可能放置于漏极与源极区域114与134的表面下的数百纳米处。再者，p-沟道晶体管可能需要与n-沟道晶体管元件不同的掺杂物剖面。
如先前所述，可被视为多晶硅线的栅极115与135的截面，以及在源极与漏极区域114与134顶部上的接触面积，显著地影响第一与第二半导体元件110与130的电特性。因为，一般而言，这些器件区域主要包含有半导体材料，譬如结晶、多晶和非结晶型式的硅，虽然通常包括掺杂物，但与例如金属线相比较，这些区域显现出相当高的电阻。而后，处理这些区域，以提高这些区域的传导率，从而改进该些器件的整体性能。
为了此目的，根据图1a，将金属层140沉积于第一与第二半导体元件110与130上。通常，金属层140包含钛、钴、或者其它难熔金属。接着，执行第一热处理，例如实施快速的热退火步骤，以在源极与漏极区域114、134、栅极115、135的硅以及包含于金属层140的金属之间引起化学反应。假如，例如金属层140大致上包含钴的话，第一热处理的平均温度则可设定在大约400℃，以产生呈现相当高电阻率的亚稳钴硅化合物。因为将包含于垫片元件116、136以及浅沟隔离层113、133中的硅以二氧化物或者氮化物的形式化学结合，金属层140的金属不会实质地与垫片元件115、136以及浅沟隔离层113、133中的材料反应。在第一热处理的后，将没有与打底材料反应的金属层140的材料，藉由例如选择性湿式蚀刻工艺来移除。此后，进行第二热处理，例如以高于第一退火步骤的温度的第二快速退火步骤，将该亚稳金属-硅化合物转换成金属硅化物。在以上实例中，当使用钴时，二硅化钴则形成于第二退火步骤中。金属硅化物显示出比亚稳金属硅化合物还明显更低的电阻，以及以大约5至10的因子明显低于掺杂多晶硅的薄层电阻的电阻。
图1b示意性地示出了最后得到的第一与第二半导体元件110与130，其在各个源极与漏极区域114、134以及栅极115、135上形成了金属硅化物区域141。
虽然金属硅化物区域141明显地改善第一与第二半导体元件110与130的电特性，但是却仍有改善的空间，因为在公知的生产流程中，必须形成金属硅化物区域141，以符合第一半导体元件110与第二半导体元件130的条件，故可有效进行第一半导体元件110的硅化物区域141，累及第二半导体元件130的硅化物区域141效果之，反之亦然。
因此，令人希望的则是具有一半导体以及其形成方法，其中可以对于不同的半导体元件，独立地优化导电性半导体区域的特性。
本发明涉及一种方法，方法可解决、或至少减少一些或者所有的上述问题。
发明内容
本发明总体而言系关于制造一半导体装置的方法，其中含硅区域容纳一金属硅化物部份，以提高这些区域的电特性，其中金属硅化物部份的材料类型与/或厚度分别地予以调整，以便在电阻方面符合不同半导体区域的需求条件。
本发明提供一种形成半导体器件的方法，该方法包含：
提供一基板，其上形成有第一与一第二导电性含硅区域；
形成一第一抗蚀剂掩膜，以用来遮盖第二导电性含硅区域，并且暴露第一导电性含硅区域，该第一抗蚀剂掩膜具有顶部表面；
沉积第一金属层在该第一导电性含硅区域上和遍及该第一抗蚀剂掩膜的整个顶部表面上；
移除第一抗蚀剂掩膜；
形成第二抗蚀剂掩膜，以用来遮盖在该第一导电性含硅区域上的该第一金属层，并且暴露该第二导电性含硅区域，该第二抗蚀剂掩膜具有顶部表面；
沉积第二金属层在该第二导电性含硅区域上和遍及该第二抗蚀剂掩膜的整个顶部表面上；
移除该第二抗蚀剂掩膜；以及
将该基板热处理，以形成第一硅化物部份于该第一导电性含硅区域中以及第二硅化物部份于该第二导电性含硅区域中。
根据本发明的一说明性具体实施例，一种形成一半导体器件的方法包含提供一基板，该基板上形成有一第一与一第二导电性含硅区域，并且形成一第一抗蚀剂掩膜，以覆盖第二传导性含硅区域，而暴露出第一传导性含硅区域。而且，将一预定厚度的一第一金属层沉积于基板上，并且移除第一抗蚀剂掩膜。进一步，该方法包括形成一第二抗蚀剂掩膜，以覆盖第一传导性含硅区域以及暴露第二传导性含硅区域。此后，将一第二预定厚度的一第二金属层沉积于基板上，并且随后将第二抗蚀剂掩膜移除。此外，该方法包括对该基板的热处理，以于第一传导性含硅区域上形成一第一硅化物层，以及于第二传导性含硅区域上一第二硅化物层形成。
根据一进一步的具体实施例，一种形成半导体器件的方法包含形成多个传导性含硅区域于基板上。此后，使用一沉积掩膜而将多层不同金属层顺序地沉积于基板上，以致使多个传导性含硅区域的每一个皆大致地由一单一金属层所覆盖，其中这些金属层则的材料类型与/或者它们的层厚度彼此不同。该方法进一步包含在一第一时间间隔内、以一第一平均温度将该基板退火，以于各传导性含硅区域上形成一金属硅化合物，以及选择性地自基板将多于的金属移除。此外，该方法包括在一第二时间间隔内、以一第二平均温度而将该基板退火，以将金属硅化合物转变成一金属硅化物部份，其中控制第一与第二平均温度以及第一与第二时间间隔的至少其中一者，以调整金属硅化物部份的厚度。
根据一进一步的说明性具体实施例，半导体器件包含至少一第一传导性含硅区域与至少一第二传导性含硅区域，其中第一与第二传导性含硅区域形成于一共同层中。而且，该半导体器件包含一形成于第一传导性含硅区域上的第一金属硅化物部份，以及一的形成于第二传导性含硅区域中第二金属硅化物部份，其中第一与第二金属硅化物部份的至少其中之一包含有一贵金属。
附图说明
本发明可参考结合附图的以下说明来理解，其中相同的附图标号指的是相同元件，其中：
图1a与图1b显示了第一与第二半导体元件的示意性截面图，其具有一硅化物部份形成于传导区域中，其中第一与第二半导体元件则根据一般的公知技术工艺来制造；以及
图2a至2f示意性地显示了根据本发明的一说明性具体实施例而形成的半导体结构，于各制造阶段的剖面示意图。
虽然本发明容许有种种的修改与替代形式，但是其特定的具体实施例则已经藉由附图中的实例来说明，并且在此予以详细描述。不过，应该理解的是，特定具体实施例在此的说明并不打算将本发明限制于披露出来的特别型态，相反地，本发明反而包含位于所附权利要求书所定义的发明精神与范围内的所有变更、等同物以及替代物。
具体实施方式
本发明的说明性具体实施例说明如下。为了清晰起见，并非将真实实施过程的所有特征均说明于本说明书中。当然将理解的是，在任何此种真实具体实施例的发展中，必须作出种种明确实施的决定，以得到开发者的特定目标，譬如与系统相关以及企业相关限制的一致性，其将从一实施过程改变到另一实施过程。更者，应该理解，此一开发努力可能既复杂且耗时，不过对于那些因本发明公开而获益的一般熟谙该技术者而言，却是程序化工作。
参考图2a至2f，现将说明本发明的说明性具体实施例，其中，如先前所指出的，将两个或更多个不同的导电性含硅区域容纳一硅化物部份，而其材料类型与/或者其厚度相应地予以设计，以改善这些区域的导电率。例如，如有必要对连接两不同芯片区域的长硅线获得类似信号传输延迟，其中一硅线系显示出比另一硅线还大的截面面积，则根据本发明，不同的硅化物部份形成于这些硅线上，以改善整体特性并且大致地补偿不同的截面面积。相同的情形应用在不同类型的晶体管元件上，譬如n-沟道晶体管与p-沟道晶体管，这些晶体管一般而言具有不同的掺杂物剖面，并且也具有不同的势垒高度，该势垒高度则在硅化物部份与掺杂含硅区域之间的接口上经历一载流子。在这种情况下，本发明于该器件中同样允许任何人恰当地形成相对应的硅化物部份，以分别地将这些器件的性能最佳化。同样地，短沟道器件一般需要与长沟道器件不同类型的硅化物部份，因为例如，比起需要相当浅连接接口的短沟道装置，在长沟道装置中，峰值掺杂物浓度更深地放置于漏极与源极区域中。本发明允许任何人分别地调整在一深度的硅化物部份的过度重叠，而峰值掺杂物浓度大约地放置于该深度上，以便得到用于载流子的最小过渡电阻，特别在同样地选择金属硅化物的势垒高度，以符合普遍出现于晶体管器件的工作区的掺杂物型态的时候。因此，虽然在以下的详细说明中，将代表一令人赞赏晶体管对的第一与第二半导体元件列为参考，但是本发明则涵盖所有的态样，在该些态样中，含硅区域是需要的，以容纳个别适合的硅化物部份，从而改善单个半导体区域的性能或者改善半导体器件的整体性能。
在图2a中，半导体结构200包含一基板201，例如一硅基板或者适合形成半导体元件的任何其它基板。在基板201中，第一半导体元件210包含由浅沟隔离层213所界定的一工作区212。将栅极215藉由栅绝缘层218而与工作区212分隔。由譬如二氧化硅或者氮化硅的绝缘材料形成的垫片元件216，邻近栅极215的侧壁而形成。在工作区212中，形成有源极与漏极区域214。
半导体结构200进一步包括一第二半导体元件230，该第二半导体元件230大致上包含与第一半导体元件210相同的部分。因此，相对应的部分则由相同的附图标号所表示，除了导管“23”替代导管“21”的外。应该注意的是，虽然描述非常类似，但是如以上所指出，第一与第二半导体元件210与230则意义上彼此不同。再者，在第二半导体元件230上形成有抗蚀剂掩膜250。
用来形成半导体结构200的基本生产流程可非常类似于参考图1a与图1b所说明的工艺，因此将这些工艺步骤的说明予以省略。抗蚀剂掩膜250可藉由公知的光学微影术而形成，不过，其中既然在浅沟隔离层233上抗蚀剂掩膜250的精确位置不具关键性，所以不须太过顾虑。
图2b示意性地显示了半导体结构200，有一第一金属层240沉积于半导体结构200上。该第一金属层240可包含适合形成于含硅区域214与215上的金属硅化物的所需要特性的任何难熔金属或者金属化合物。合适的金属可包括钴、钛、镍、钨、以及其结合物。在一特别的具体实施例中，第一金属层240可包含一种贵金属，譬如铂、钯、金等。选择第一金属层240的厚度与其成分，以使在接着的退火步骤中，会发生硅与金属原子的相互扩散，从而可形成具有所需渗透深度，亦即产生一最小的过渡电阻给该载流子所需的厚度及所需的势垒高度的金属硅化物部份。例如，可使钴层沉积至具有30至80nm的厚度。在图2b中，第一金属层240覆盖抗蚀剂掩膜250的表面，然而抗蚀剂掩膜250的侧壁部份252则大致上并未遮盖。为达成此目的，可应用沉积技术，该沉积技术允许以金属对侧壁部份252的覆盖范围最小化。例如，可使用物理气相沉积(PVD)技术，譬如溅镀沉积，其中将工艺参数调整，以使从一目标物溅镀出的原子与离子撞击到在一大致垂直方向中的半导体结构200。因而，使在侧壁部份252上的第一金属层240的沉积最小化。大致上垂直地撞击该半导体结构200，可藉由使用邻近基板201的溅镀沉积室中的准直管而得到，以“引导”这些离子与原子接近该基板201。进来的离子与原子所需要的方向性也可藉由调整溅镀沉积室内的磁场与电场而得到，以获得一最小阶梯覆盖。
图2c示意性地显示了抗蚀剂掩膜250与覆盖的第一金属层240被移除的半导体结构200。移除抗蚀剂掩膜250以及第二半导体元件230上的第一金属层240部份可藉由一选择性湿式蚀刻工艺而获得，该工艺使用的化学试剂对于抗蚀剂掩膜250的蚀刻速率明显高于对第一金属层240的蚀刻速率。依据以第一金属层240的金属来覆盖侧壁部份252的程度，可相应地选择最初沉积的第一金属层240的预定厚度，以使在接着的蚀刻工艺中，第一半导体元件210上第一金属层240的厚度不会保持小于所需的最小厚度。假如例如移除抗蚀剂掩膜250大约花60秒，而第一金属层240的蚀刻速率大概为每分钟10nm的话，那么选择最初的层厚度比至少形成符合设计规格的金属硅化物所需要的厚度还厚大约10nm。借着从侧壁部份252而将抗蚀剂掩膜250“底蚀”，在蚀刻抗蚀剂掩膜250的过程期间内，在抗蚀剂掩膜250顶部的第一金属层240的机械整体性会受到侵蚀，而且自第一金属层240分离出的个体部份则将被清除。即使侧壁部份252稍微由金属覆盖，延长蚀刻时间仍可将抗蚀剂掩膜250移除，因为在侧壁部份的金属层厚度远小于基板201大致上水平表面部份上的第一金属层240的厚度。一般而言，侧壁部份252的金属层厚度不会超过水平表面部份的大约10％。因此，第一半导体元件210能容纳第一金属层240，该第一金属层240有助于形成硅化物部份所需的特性。
在图2d中，第二光致抗蚀剂掩膜255形成于第一半导体元件210上，而第二金属层242则覆盖式地沉积于半导体结构200上。就形成第二光致抗蚀剂掩膜255而言，相同的标准如参考光致抗蚀剂掩膜250所指出的应用于此。相同的情形适用于形成第二金属层242用的沉积方法。同样地，在此情形中，第二光致抗蚀剂掩膜255的侧壁部份257大致上未受遮盖，或者至少比半导体基板200的表面部份明显较少受到遮盖。就第二金属层242的成分以及厚度而言，以上所设的相同标准可应用于此情形中。
在一具体实施例中，可提供多个不同半导体元件，其中在后续的掩膜步骤中，在多个半导体元件的每一个中，沉积不同金属层。例如，除了抗蚀剂掩膜250与255之外，还可提供进一步的抗蚀剂屏蔽(未显示)，其中可设计该抗蚀剂掩膜250、255与另外的抗蚀剂掩膜使一第三金属层沉积于第三半导体元件上(未显示)。此掩膜顺序可以通过适当设计的掩膜而予以重复，以便将多层不同金属层沉积于相对应的多个不同种类的半导体元件上，这些元件分别地最佳化，以在这些半导体元件中提供所需要的硅化物部份。
图2e示意性地显示第一与第二半导体元件210与230，其分别具有第一金属层240与第二金属层242。第一与第二金属层240与242包含一材料并且显示出一厚度，而当转变成一金属硅化物时，两者的目标皆是使第一与第二半导体元件210、230的特征最佳化。特别是，第一金属层240以及/或者第二金属层242可包含至少一种贵金属。
接着，进行一热处理，例如一快速的热退火步骤，以起始在第一与第二金属层240、242中的金属以及包含于区域214、234与215、235中的硅之间的化学反应。在一具体实施例中，在以第一温度持续第一时间间隔的第一快速热退火步骤之后，发生区域214、234、215、235的原子及第一与第二金属层240、242的原子扩散，结果维持了硅与金属之间的连续反应。金属硅化物的扩散程度取决于材料类型、退火过程的温度以及所持续的时间。一般而言，具有较高熔化温度的金属倾向于显示出一较低的扩散活性。因此，金属硅化物的厚度可藉控制第一平均温度与第一时间间隔而予以部份地调整。接着，将过量的金属从半导体结构200的表面移除，并可以第二温度、在第二时间间隔内、进行第二快速热退火步骤。一般而言，第二平均温度高于第一温度，以得到具有相当低电阻的一稳定金属硅化物。第二平均温度与第二时间间隔可受到控制，以得到在区域214、215、234、235的每一个中所需要的薄层电阻。应该注意的是，虽然第一与第二金属层240、242彼此不同，但是因为包含第一与第二金属层240、242的材料的反应特征众所皆知，而且可选择为能产生希望的薄层电阻，所以在第一与第二半导体元件210与230中的薄层电阻仍然可能以一般的热处理而作个别地调整。在第一与第二快速热退火步骤之间，第一与第二金属层240、242的过量金属可藉由一选择性的蚀刻工艺而移除，其中有利的是金属与金属化合物彼此之间不需要选择性的移除。因此，第一与第二金属层240、242的没有起反应性金属则可通过一般的蚀刻工艺来移除。而且，相较于先前所说的公知的加工处理，不需任何额外的热处理，因此不会引起“热预算”。
图2f示意性地显示了最后得到的半导体结构200，其中第一半导体元件210包含第一硅化物部份241，其成分与/或厚度适合提供含硅半导体区域214与215上所需的薄层电阻。同样地，第二半导体元件230包含适于符合第二半导体元件230的具体规格的第二硅化物部份243。如先前所提到的，第一硅化物部份241与/或者第二硅化物部份243可包含一种贵金属，譬如铂、钯、金与类似物，合并以耐火金属，譬如钴、钛、锆、钨等。另外，将第一与第二硅化物部份241、243的厚度，亦即硅化物在深度方向“渗透”入区域214、215、234与235的程度作调整，以得到需要的薄层电阻。例如，如果第一半导体元件代表一p-沟道晶体管的话，在该晶体管中，p-型掺杂物的峰值浓度放置于大约200nm的深度，而硅化物部份的厚度，亦即渗透度，则可调整到大约180至220nm。相同的考量亦可应用在一般呈现浅掺杂物剖面的n-沟道晶体管。
以上所披露的特定具体实施例仅供说明，虽然本发明可能以所属领域的技术人员所明了的不同但等同的方式来修改与实施，但却仍具有在此学说的优点。例如，以上所述的工艺步骤可能以不同的顺序来进行。另外，并不打算将在此所示的结构或者设计的细节设限，除了以下所说明的权利要求范围之外。因此明显的是，以上所说明的特定具体实施例可能予以更改或者修改，而且在本发明的范围与精神内的所有此些变更则予以列入考虑。相应地，在此所寻求的保护陈述于所附的权利要求书中。
Claims (19)
1.一种形成半导体器件的方法，该方法包含：
提供一基板，其上形成有第一与一第二导电性含硅区域；
形成一第一抗蚀剂掩膜，以用来遮盖第二导电性含硅区域，并且暴露第一导电性含硅区域，该第一抗蚀剂掩膜具有顶部表面；
沉积第一金属层在该第一导电性含硅区域上和遍及该第一抗蚀剂掩膜的整个顶部表面上；
移除第一抗蚀剂掩膜；
形成第二抗蚀剂掩膜，以用来遮盖在该第一导电性含硅区域上的该第一金属层，并且暴露该第二导电性含硅区域，该第二抗蚀剂掩膜具有顶部表面；
沉积第二金属层在该第二导电性含硅区域上和遍及该第二抗蚀剂掩膜的整个顶部表面上；
移除该第二抗蚀剂掩膜；以及
将该基板热处理，以形成第一硅化物部份于该第一导电性含硅区域中以及第二硅化物部份于该第二导电性含硅区域中。
2.如权利要求1所述的方法，其中沉积该第一金属层包括应用气相沉积技术，在该技术中，金属颗粒垂直地撞击该基板。
3.如权利要求2所述的方法，其中用准直管来调整金属颗粒撞击基板的方向性。
4.如权利要求1所述的方法，其中沉积该第一金属层包括溅镀沉积该第一金属层，同时控制金属颗粒的方向性，以便使该方向垂直于该基板表面。
5.如权利要求1所述的方法，其中沉积该第二金属层包括应用气相沉积技术，在该技术中，金属颗粒垂直地撞击该基板。
6.如权利要求1所述的方法，其中沉积该第二金属层包括应用包括邻近该基板的准直管的物理气相沉积技术。
7.如权利要求1所述的方法，其中沉积该第二金属层包括溅镀沉积该第二金属层，同时控制金属颗粒的方向性，以便使该方向垂直于该基板的表面。
8.如权利要求1所述的方法，其中该基板包含至少一第三导电性含硅区域，而且其中该方法进一步包括：
形成第三抗蚀剂掩膜，以遮盖该第一与第二金属层，并且暴露该第三导电性含硅区域；
沉积第三金属层；以及
移除该第三抗蚀剂掩膜，其中在该热处理期间内，将一第三硅化物部份形成于该第三导电性含硅区域中。
9.如权利要求1所述的方法，其中选择该第一与第二金属层的金属类型与层厚度、热处理的温度与持续时间的至少其中一者，以得到在该第一与第二硅化物部份中的第一与第二薄层电阻，以使该第一与第二薄层电阻分别处于相对应的可接受范围内。
10.如权利要求1所述的方法，其中该第一与第二金属层的至少其中一层包含难熔金属。
11.如权利要求1所述的方法，其中该第一与第二金属层的至少其中一层包含钴、钛、钽、锆、镍、钨与其结合物中的至少一种。
12.如权利要求1所述的方法，其中该第一与第二金属层的至少其中一层包含至少一种贵金属。
13.如权利要求12所述的方法，其中该第一与第二金属层的至少其中一层包含铂、钯与金中的一种。
14.如权利要求1所述的方法，其中将该基板热处理包括：
以第一平均温度来将该基板退火；
将没有与打底材料起反应的该第一与第二金属层的材料移除；以及
以第二平均温度来将该基板退火，其中该第一平均温度低于该第二平均温度。
15.如权利要求14所述的方法，其中将没有与打底材料起反应的该第一与第二金属层的材料移除包括选择性蚀刻工艺。
16.如权利要求1所述的方法，其中移除该第一抗蚀剂掩膜包括选择性的湿蚀刻该第一抗蚀剂掩膜。
17.如权利要求1所述的方法，其中该第一导电性含硅区域包括至少一个n-沟道场效应晶体管，以及该第二导电性含硅区域包括至少一个p-沟道场效应晶体管。
18.如权利要求1所述的方法，其中该第一导电性含硅区域包括具有第一截面的硅线，以及该第二导电性含硅区域包括具有第二截面的硅线，该第一截面和第二截面不同。
19.如权利要求1所述的方法，其中该第一与第二金属层在材料类型和厚度的至少其中一者是不同的。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10208728.8 | 2002-02-28 | ||
| DE10208728A DE10208728B4 (de) | 2002-02-28 | 2002-02-28 | Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen |
| US10/260,926 US7217657B2 (en) | 2002-02-28 | 2002-09-30 | Semiconductor device having different metal silicide portions and method for fabricating the semiconductor device |
| US10/260,926 | 2002-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1623221A CN1623221A (zh) | 2005-06-01 |
| CN100481333C true CN100481333C (zh) | 2009-04-22 |
Family
ID=28042824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB028284178A Expired - Fee Related CN100481333C (zh) | 2002-02-28 | 2002-12-20 | 具有不同金属硅化物部分的半导体器件的制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP1479100A1 (zh) |
| JP (1) | JP2005520341A (zh) |
| CN (1) | CN100481333C (zh) |
| AU (1) | AU2002365054A1 (zh) |
| TW (1) | TWI277174B (zh) |
| WO (1) | WO2003079424A1 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405112B2 (en) | 2000-08-25 | 2008-07-29 | Advanced Micro Devices, Inc. | Low contact resistance CMOS circuits and methods for their fabrication |
| JP4011024B2 (ja) | 2004-01-30 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| KR101226653B1 (ko) | 2006-06-28 | 2013-01-25 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| JP5500784B2 (ja) * | 2008-05-12 | 2014-05-21 | 信越半導体株式会社 | 多層シリコン半導体ウェーハ及びその作製方法 |
| CN102571135B (zh) * | 2012-02-15 | 2014-05-14 | 京信通信系统（中国）有限公司 | 射频半集成应用装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4824544A (en) * | 1987-10-29 | 1989-04-25 | International Business Machines Corporation | Large area cathode lift-off sputter deposition device |
| JPH04188868A (ja) * | 1990-11-22 | 1992-07-07 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH04349660A (ja) * | 1991-05-28 | 1992-12-04 | Toshiba Corp | 半導体装置及び製造方法 |
| US5352631A (en) * | 1992-12-16 | 1994-10-04 | Motorola, Inc. | Method for forming a transistor having silicided regions |
| JPH07235606A (ja) * | 1994-02-22 | 1995-09-05 | Mitsubishi Electric Corp | 相補型半導体装置及びその製造方法 |
| US6020242A (en) * | 1997-09-04 | 2000-02-01 | Lsi Logic Corporation | Effective silicide blocking |
| US6133130A (en) * | 1998-10-28 | 2000-10-17 | United Microelectronics Corp. | Method for fabricating an embedded dynamic random access memory using self-aligned silicide technology |
| US6040606A (en) * | 1998-11-04 | 2000-03-21 | National Semiconductor Corporation | Integrated circuit structure with dual thickness cobalt silicide layers and method for its manufacture |
-
2002
- 2002-12-20 JP JP2003577322A patent/JP2005520341A/ja active Pending
- 2002-12-20 WO PCT/US2002/041089 patent/WO2003079424A1/en active Application Filing
- 2002-12-20 CN CNB028284178A patent/CN100481333C/zh not_active Expired - Fee Related
- 2002-12-20 EP EP02807094A patent/EP1479100A1/en not_active Ceased
- 2002-12-20 AU AU2002365054A patent/AU2002365054A1/en not_active Abandoned
-
2003
- 2003-02-27 TW TW92104156A patent/TWI277174B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW200303603A (en) | 2003-09-01 |
| EP1479100A1 (en) | 2004-11-24 |
| TWI277174B (en) | 2007-03-21 |
| WO2003079424A1 (en) | 2003-09-25 |
| CN1623221A (zh) | 2005-06-01 |
| JP2005520341A (ja) | 2005-07-07 |
| AU2002365054A1 (en) | 2003-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4722448B2 (ja) | 半導体の接続領域の接触抵抗を低減する方法 | |
| US6838363B2 (en) | Circuit element having a metal silicide region thermally stabilized by a barrier diffusion material | |
| JP4994585B2 (ja) | シリサイド化された電極を有する半導体装置の製造方法及び該半導体装置 | |
| CN100472756C (zh) | 具有可调栅极功函数的双金属cmos晶体管以及其制法 | |
| US6951785B2 (en) | Methods of forming field effect transistors including raised source/drain regions | |
| JP2010503213A (ja) | コンタクトエリアに金属シリサイド領域が局所的に設けられたトランジスタ及び該トランジスタを形成するための方法 | |
| US7091118B1 (en) | Replacement metal gate transistor with metal-rich silicon layer and method for making the same | |
| US7205609B2 (en) | Methods of forming semiconductor devices including fin structures and related devices | |
| US6596598B1 (en) | T-shaped gate device and method for making | |
| KR100978647B1 (ko) | 반도체 장치의 상이한 실리콘 함유 영역 상에 상이한실리사이드 부분을 형성하는 방법 | |
| US7217657B2 (en) | Semiconductor device having different metal silicide portions and method for fabricating the semiconductor device | |
| CN100481333C (zh) | 具有不同金属硅化物部分的半导体器件的制造方法 | |
| CN100367465C (zh) | 在半导体装置的不同含硅区域形成不同硅化物部分的方法 | |
| US6284635B1 (en) | Method for forming titanium polycide gate | |
| KR20090083671A (ko) | 반도체 소자의 제조방법 | |
| US7232731B2 (en) | Method for fabricating transistor of semiconductor device | |
| US5854109A (en) | Silicide process for manufacturing a mask ROM | |
| US7115464B2 (en) | Semiconductor device having different metal-semiconductor portions formed in a semiconductor region and a method for fabricating the semiconductor device | |
| US6265252B1 (en) | Reducing the formation of electrical leakage pathways during manufacture of an electronic device | |
| US20080067612A1 (en) | Semiconductor Device Including Nickel Alloy Silicide Layer Having Uniform Thickness and Method of Manufacturing the Same | |
| JP2005522035A (ja) | 伝導性のシリコン含有領域に対する改善された金属シリサイド接触を形成する方法 | |
| KR20060091308A (ko) | 실리콘 영역에 형성되는 니켈/코발트 실리사이드 영역을갖는 반도체 디바이스 | |
| JP2007173600A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: ADVANCED MICRO DEVICES INC Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC. Effective date: 20100708 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: CALIFORNIA, USA TO: GRAND CAYMAN ISLAND RITISH CAYMAN ISLANDS |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20100708 Address after: Grand Cayman, Cayman Islands Patentee after: Globalfoundries Semiconductor Inc. Address before: American California Patentee before: Advanced Micro Devices Inc. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090422 Termination date: 20181220 |