JPH04188868A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04188868A JPH04188868A JP2318791A JP31879190A JPH04188868A JP H04188868 A JPH04188868 A JP H04188868A JP 2318791 A JP2318791 A JP 2318791A JP 31879190 A JP31879190 A JP 31879190A JP H04188868 A JPH04188868 A JP H04188868A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、自己整合的にシリサイドを形成するサリサイ
ド技術に関するもので、特にシリサイド／シリコン間の
コンタクト抵抗低減化に関するものである。
ド技術に関するもので、特にシリサイド／シリコン間の
コンタクト抵抗低減化に関するものである。
［従来の技術］
従来のサリサイド技術は、特開昭６１−４３４６４号広
報の実施例に示すように、ポリシリコンゲート電極側面
に酸化膜スペーサを形成後、ＣＶＤにより酸化膜を形成
後シリサイド形成領域上の酸化膜を除去し、その後スパ
ッタ法により高融点金属膜を形成し、ドレイン・ソース
等の高濃度拡散層のイオン注入を行い、その後アニール
によってシリコンに接するところにシリサイドを形成す
る。
報の実施例に示すように、ポリシリコンゲート電極側面
に酸化膜スペーサを形成後、ＣＶＤにより酸化膜を形成
後シリサイド形成領域上の酸化膜を除去し、その後スパ
ッタ法により高融点金属膜を形成し、ドレイン・ソース
等の高濃度拡散層のイオン注入を行い、その後アニール
によってシリコンに接するところにシリサイドを形成す
る。
その後、選択的に金属のみエツチングにより除去し、サ
リサイドを得る。
リサイドを得る。
ここで、シリサイド形成の為のアニール時に高濃度拡散
層のドナー・アクセプターが、シリサイドを通してシリ
コン中から抜けていく現象が生じる。
層のドナー・アクセプターが、シリサイドを通してシリ
コン中から抜けていく現象が生じる。
［発明が解決しようとする課題］
しかし前述の従来技術では、紫芋が微細化されドレイン
・ソースの拡散深さが浅くなり、不純物濃度が薄くなっ
てくると、シリサイドを通しドナーアクセプターが抜け
ていくため、特に拡散定数の／１１さな不純物が選べな
いＰｃｈ側ではシリコン中の高濃度拡散層中の不純物濃
度がとくに薄くなるという現象が起きるようになる。
・ソースの拡散深さが浅くなり、不純物濃度が薄くなっ
てくると、シリサイドを通しドナーアクセプターが抜け
ていくため、特に拡散定数の／１１さな不純物が選べな
いＰｃｈ側ではシリコン中の高濃度拡散層中の不純物濃
度がとくに薄くなるという現象が起きるようになる。
シリサイド／シリコン間のコンタクト抵抗は、第２図に
示すようにシリコン中の不純物濃度が、ｌＸｌ０”ｃｍ
−３以下になってくると急激に増大するという問題点を
有する。
示すようにシリコン中の不純物濃度が、ｌＸｌ０”ｃｍ
−３以下になってくると急激に増大するという問題点を
有する。
本発明は、このような問題点を解決するもので、その目
的とするところは、浅い拡散層のうえにシリサイドを形
成してもそのコンタクト抵抗の低い半導体装置の製造方
法を提供するところにある。
的とするところは、浅い拡散層のうえにシリサイドを形
成してもそのコンタクト抵抗の低い半導体装置の製造方
法を提供するところにある。
［課題を解決するための手段］
本発明のサリサイド形成方法は、
ａ）ポリシリコンゲートａ極側面に酸化膜スペーサを形
成する工程と、 ｂ）全面に保護酸化膜を形成する工程と、ｃ）Ｎｃｈ部
のみ、保護酸化膜を除去する工程と、ｄ）Ｎｃｈ部のサ
リサイド形成のための金属蒸着の工程と、 ｅ）Ｎｃｈ部のサリサイド形成のための加熱処理の工程
と、 ｆ）残留した金属のみ選択的に除去する工程と、ｇ）再
度、保護酸化膜を形成する工程と、ｈ）Ｐｃｈ部のみ保
護酸化膜を除去する工程と１）Ｐｃｈ部のサリサイド形
成の為の、アクセプター不純物を添加した金属を蒸着す
る工程と、ｊ）Ｐｃｈ部のサリサイド形成の為の加熱処
理の工程と、 ｋ）Ｐｃｈ部に残留した金属のみ選択的に除去する工程
とからなることを特徴とする ［作用］ 本発明の作用を述べれば、Ｐｃｈ側のシリサイド中にア
クセプター不純物が添加されているため、シリサイドを
通ってシリコン中から抜けていくアクセプター不純物が
少なくなり、シリサイド／シリコン界面のアクセプター
濃度が薄くならないため、コンタクト抵抗が増えること
がない。
成する工程と、 ｂ）全面に保護酸化膜を形成する工程と、ｃ）Ｎｃｈ部
のみ、保護酸化膜を除去する工程と、ｄ）Ｎｃｈ部のサ
リサイド形成のための金属蒸着の工程と、 ｅ）Ｎｃｈ部のサリサイド形成のための加熱処理の工程
と、 ｆ）残留した金属のみ選択的に除去する工程と、ｇ）再
度、保護酸化膜を形成する工程と、ｈ）Ｐｃｈ部のみ保
護酸化膜を除去する工程と１）Ｐｃｈ部のサリサイド形
成の為の、アクセプター不純物を添加した金属を蒸着す
る工程と、ｊ）Ｐｃｈ部のサリサイド形成の為の加熱処
理の工程と、 ｋ）Ｐｃｈ部に残留した金属のみ選択的に除去する工程
とからなることを特徴とする ［作用］ 本発明の作用を述べれば、Ｐｃｈ側のシリサイド中にア
クセプター不純物が添加されているため、シリサイドを
通ってシリコン中から抜けていくアクセプター不純物が
少なくなり、シリサイド／シリコン界面のアクセプター
濃度が薄くならないため、コンタクト抵抗が増えること
がない。
［実施例］
以下、本発明について、実施例に基づき詳細に説明する
。
。
第１図は本発明の実施例を工程順に示す断面図である。
まず、第１図（ａ）のごと（（１０１）で示すシリコン
基板上に、ＰＷＥＬＬ （１０２）・ＮＷＥＬＬ （１
０３） ・ＬＯＧＯ３（１０４）・ゲート絶縁膜（１
０５） ・ポリシリコンゲート電極（１０６） ・酸
化膜スペーサ（１０７） ・Ｎ−オフセット（１０Ｂ）
・Ｎ十拡散層（１０９） ・Ｐ−オフセット（１
１０） ・Ｐ十拡散層（１１１）を形成する。
基板上に、ＰＷＥＬＬ （１０２）・ＮＷＥＬＬ （１
０３） ・ＬＯＧＯ３（１０４）・ゲート絶縁膜（１
０５） ・ポリシリコンゲート電極（１０６） ・酸
化膜スペーサ（１０７） ・Ｎ−オフセット（１０Ｂ）
・Ｎ十拡散層（１０９） ・Ｐ−オフセット（１
１０） ・Ｐ十拡散層（１１１）を形成する。
つぎに、ＣＶＤにより酸化膜（１１２）を１００〜５０
０人堆積させ、Ｎｃｈ領域の酸化膜をエツチングにより
除去すると第１図（ｂ）の構造が得られる。
０人堆積させ、Ｎｃｈ領域の酸化膜をエツチングにより
除去すると第１図（ｂ）の構造が得られる。
その後、第１図（Ｃ）に示すように、チタン膜（１１２
）を５００〜１００ＯＡスパツタにより形成する。
）を５００〜１００ＯＡスパツタにより形成する。
さらに、７００〜８００℃・３０〜６０秒の条件でハロ
ゲンランプによるアニールを行い、チタンとシリコンを
反応させシリサイド（１１４）を形成させた後に、アン
モニア：過酸化水素：水＝１：１：５の割合で混合した
エツチング液で選択エッチを行うことで第１図（ｄ）に
示す状態となる。
ゲンランプによるアニールを行い、チタンとシリコンを
反応させシリサイド（１１４）を形成させた後に、アン
モニア：過酸化水素：水＝１：１：５の割合で混合した
エツチング液で選択エッチを行うことで第１図（ｄ）に
示す状態となる。
次に、再度ＣＶＤにより酸化膜（１１５）を１００〜５
００人堆積させ、Ｐｃｈ領域の酸化膜を除去すると第１
図（ｅ）に示す構造となる。
００人堆積させ、Ｐｃｈ領域の酸化膜を除去すると第１
図（ｅ）に示す構造となる。
そして、第１図（ｆ）に示すように、ボロンをＩ Ｘ
１０２０ｃ ｍ−３だけ添加したチタン膜（１１６）を
５００〜１００ＯＡスパツタにより形成する。
１０２０ｃ ｍ−３だけ添加したチタン膜（１１６）を
５００〜１００ＯＡスパツタにより形成する。
さらに、７００〜８００℃・３０〜６０秒の条件でハロ
ゲンランプによるアニールを行い、チタンとシリコンを
反応させシリサイド（１１７）を形成させた後に、アン
モニア二過酸化水素：水＝１：１：５の割合で混合した
エツチング液で選択エッチを行うことで第１図（ｇ）に
示す状態となる。
ゲンランプによるアニールを行い、チタンとシリコンを
反応させシリサイド（１１７）を形成させた後に、アン
モニア二過酸化水素：水＝１：１：５の割合で混合した
エツチング液で選択エッチを行うことで第１図（ｇ）に
示す状態となる。
最後に、酸化膜で被膜しコンタクトホールを形成しアル
ミ配線を施すことで、サリサイドを用いたＰｃｈ −Ｎ
ｃｈ トランジスタが得られる。
ミ配線を施すことで、サリサイドを用いたＰｃｈ −Ｎ
ｃｈ トランジスタが得られる。
［発明の効果］
上述のごとく本発明の製造工程によれば、シリサイド中
にあるアクセプター不純物により、シリコン中のアクセ
プターが抜けることがなくなり。
にあるアクセプター不純物により、シリコン中のアクセ
プターが抜けることがなくなり。
Ｐｃｈ側の、シリサイド／シリコン界面の不純物濃度が
薄くなることがないため、コンタクト抵抗が高くばらつ
く事が無くなり、歩留・信頼性を向上することができる
薄くなることがないため、コンタクト抵抗が高くばらつ
く事が無くなり、歩留・信頼性を向上することができる
第１図（ａ）〜（ｇ）は、本発明の１実施例の主要工程
の断面図であり、第２図はシリサイド／シリコン間のコ
ンタクト抵抗と、ドーパント濃度の関係を示す図。 １０１、、、シリコン基板 １０２、、、ＰＷＥＬＬ １０３、、、ＮＷＥＬＬ １０４、、、ＬＯＧＯ５酸化膜 １０５、、、ゲート絶縁酸化膜 １０６、、、ポリシリコンゲート電極 １０７、、、酸化膜スペーサ １０８、、、Ｎ−オフセット １０９、、、Ｎ＋拡散層 １１０、、、Ｐ−オフセット １１１、、、Ｐ”拡散層 １１２、、、保護酸化膜 １１３、、、チタン膜 １１４、、、シリサイド形成部 １１５、、、保護酸化膜 １１６、、、ボロン添加チタン膜 １１７、、、シリサイド形成部 Ｎｃｋ イＩ１１
％）ｃｌ、Ｓ第１図（ａ） 第１図（ｂ） 第１図（ｃ＝） 第１図（ｄ） ｊｌｐＪ１図（ｅ） 第１図（ｆ） 第１図（ｇ） 第２図
の断面図であり、第２図はシリサイド／シリコン間のコ
ンタクト抵抗と、ドーパント濃度の関係を示す図。 １０１、、、シリコン基板 １０２、、、ＰＷＥＬＬ １０３、、、ＮＷＥＬＬ １０４、、、ＬＯＧＯ５酸化膜 １０５、、、ゲート絶縁酸化膜 １０６、、、ポリシリコンゲート電極 １０７、、、酸化膜スペーサ １０８、、、Ｎ−オフセット １０９、、、Ｎ＋拡散層 １１０、、、Ｐ−オフセット １１１、、、Ｐ”拡散層 １１２、、、保護酸化膜 １１３、、、チタン膜 １１４、、、シリサイド形成部 １１５、、、保護酸化膜 １１６、、、ボロン添加チタン膜 １１７、、、シリサイド形成部 Ｎｃｋ イＩ１１
％）ｃｌ、Ｓ第１図（ａ） 第１図（ｂ） 第１図（ｃ＝） 第１図（ｄ） ｊｌｐＪ１図（ｅ） 第１図（ｆ） 第１図（ｇ） 第２図
Claims (1)
- 【特許請求の範囲】 ａ）ポリシリコンゲート電極側面に酸化膜スペーサを形
成する工程と、 ｂ）全面に保護酸化膜を形成する工程と、 ｃ）Ｎｃｈ部のみ、保護酸化膜を除去する工程と、ｄ）
Ｎｃｈ部のサリサイド形成のための金属蒸着の工程と、 ｅ）Ｎｃｈ部のサリサイド形成のための加熱処理の工程
と、 ｆ）残留した金属のみ選択的に除去する工程と、ｇ）再
度、保護酸化膜を形成する工程と、 ｈ）Ｐｃｈ部のみ保護酸化膜を除去する工程とｉ）Ｐｃ
ｈ部のサリサイド形成の為の、アクセプター不純物を添
加した金属を蒸着する工程と、ｊ）Ｐｃｈ部のサリサイ
ド形成の為の加熱処理の工程と、 ｋ）Ｐｃｈ部に残留した金属のみ選択的に除去する工程
とからなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318791A JPH04188868A (ja) | 1990-11-22 | 1990-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318791A JPH04188868A (ja) | 1990-11-22 | 1990-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188868A true JPH04188868A (ja) | 1992-07-07 |
Family
ID=18102987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318791A Pending JPH04188868A (ja) | 1990-11-22 | 1990-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188868A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005520341A (ja) * | 2002-02-28 | 2005-07-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 異なる金属シリサイド部分を有する半導体デバイスを製造する方法 |
| US7429770B2 (en) | 2004-01-30 | 2008-09-30 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| JP2009540603A (ja) * | 2006-06-15 | 2009-11-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 低接触抵抗ｃｍｏｓ回路およびその製造方法 |
-
1990
- 1990-11-22 JP JP2318791A patent/JPH04188868A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005520341A (ja) * | 2002-02-28 | 2005-07-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 異なる金属シリサイド部分を有する半導体デバイスを製造する方法 |
| US7429770B2 (en) | 2004-01-30 | 2008-09-30 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| JP2009540603A (ja) * | 2006-06-15 | 2009-11-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 低接触抵抗ｃｍｏｓ回路およびその製造方法 |
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