JPS61274325A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に大規模集
積回路（ＶＬＳＩ）装置における金属電極配線膜の形成
法に関するものである。
積回路（ＶＬＳＩ）装置における金属電極配線膜の形成
法に関するものである。
第４図は従来の高融点金属電極配線膜を用いた半導体装
置の主要製造工程を示し、以下これを用いて従来の方法
を説明する。
置の主要製造工程を示し、以下これを用いて従来の方法
を説明する。
まず第４図（δ）に示すように、シリコン基Ｆｉ１の主
面上に絶縁膜２ （２ａ、２ｂ）（例えばシリコン酸化
Ｉｌｌりを熱酸化法、ＣＶＤ法９スパッタ法などにより
形成した後、写真製版、エツチング法により選択的にコ
ンタクト穴３を形成し、続いてイパ′オン注入法、熱拡
散法などを用いてシリコン基板１の表面付近に不純物層
４を形成する。
面上に絶縁膜２ （２ａ、２ｂ）（例えばシリコン酸化
Ｉｌｌりを熱酸化法、ＣＶＤ法９スパッタ法などにより
形成した後、写真製版、エツチング法により選択的にコ
ンタクト穴３を形成し、続いてイパ′オン注入法、熱拡
散法などを用いてシリコン基板１の表面付近に不純物層
４を形成する。
次に第４図山）に示すように、スパッタ法・ＣＶＤ法な
どにより金属膜５を形成する。
どにより金属膜５を形成する。
次に第４図（Ｃ）に示すように、金属膜５とシリコン基
板１が接触する部分に熱処理により金属シリサイド膜６
を形成する。
板１が接触する部分に熱処理により金属シリサイド膜６
を形成する。
この第４図（ｅ）において、シリサイド膜６は不純物層
４との電気的接触をとるために形成されたもので、シリ
サイド膜６と金属膜５ （５ａ、５ｂ）がコンタクト電
極配線として機能する場合もある一方、シリサイド膜６
．金属膜５上にアルミ合金膜を形成した場合はシリサイ
ド膜６はアルミ合金膜とシリコン基板間の相互拡散防止
のためのバリアメタルとしての機能を有し、また該シリ
サイド１１１６はアルミ合金膜とシリコン基板との間に
はさまれて、コンタクト抵抗を下げるという機能を有す
るものでもある。
４との電気的接触をとるために形成されたもので、シリ
サイド膜６と金属膜５ （５ａ、５ｂ）がコンタクト電
極配線として機能する場合もある一方、シリサイド膜６
．金属膜５上にアルミ合金膜を形成した場合はシリサイ
ド膜６はアルミ合金膜とシリコン基板間の相互拡散防止
のためのバリアメタルとしての機能を有し、また該シリ
サイド１１１６はアルミ合金膜とシリコン基板との間に
はさまれて、コンタクト抵抗を下げるという機能を有す
るものでもある。
しかしながら高融点金属はシリコン原子が該金属中を拡
散することでシリサイド反応が進むものであるため、シ
リコンと金属が直接接触する部分以外の場所にもシリコ
ン原子が拡散してシリサイドが形成される（このような
現象を以後“シリサイドの横方向成長”と称す）。例え
ば短時間アニール法を用いてシリサイド化を行なう場合
、７００’ＣＡｒ中３０秒で２μ、６０秒で３μ程度の
横方向成長が起こる。なおこのときの横方向成長の長さ
しは熱処理時間の平方根に比例していることからも、こ
の反応が拡散律速現象であることがわかる。
散することでシリサイド反応が進むものであるため、シ
リコンと金属が直接接触する部分以外の場所にもシリコ
ン原子が拡散してシリサイドが形成される（このような
現象を以後“シリサイドの横方向成長”と称す）。例え
ば短時間アニール法を用いてシリサイド化を行なう場合
、７００’ＣＡｒ中３０秒で２μ、６０秒で３μ程度の
横方向成長が起こる。なおこのときの横方向成長の長さ
しは熱処理時間の平方根に比例していることからも、こ
の反応が拡散律速現象であることがわかる。
従来の半導体装置では第５図で拡大して示すようにシリ
サイド膜６が絶縁膜２ａ上にまではい上って形成される
こと、及びそれに伴い絶縁膜２ａ端に近いシリコン基板
１部に凹部７が形成されるという問題点がある。前者は
隣接する電極配線部との電気的短絡を引き起こし、また
後者はシリコン基板１と不純物層４との間のＰ−Ｎ接合
特性を劣化させることになる。なお上記凹部７は、シリ
サイド反応がシリコン原子の拡散により進むため絶縁膜
２ａ端部のシリコン基板１中のシリコン原子が金属膜の
中に供給されることにより形成されるものである。
サイド膜６が絶縁膜２ａ上にまではい上って形成される
こと、及びそれに伴い絶縁膜２ａ端に近いシリコン基板
１部に凹部７が形成されるという問題点がある。前者は
隣接する電極配線部との電気的短絡を引き起こし、また
後者はシリコン基板１と不純物層４との間のＰ−Ｎ接合
特性を劣化させることになる。なお上記凹部７は、シリ
サイド反応がシリコン原子の拡散により進むため絶縁膜
２ａ端部のシリコン基板１中のシリコン原子が金属膜の
中に供給されることにより形成されるものである。
この発明は上記のような問題点を解消するためになされ
たもので、シリサイドの横方向成長がなく （以後この
ような膜を“自己整合性の優れたシリサイド膜”と称す
）、かつシリコン基板の凹部形成のない優れたＰ−Ｎ接
合特性を有する半導体装置の製造方法を得ることを目的
とする。
たもので、シリサイドの横方向成長がなく （以後この
ような膜を“自己整合性の優れたシリサイド膜”と称す
）、かつシリコン基板の凹部形成のない優れたＰ−Ｎ接
合特性を有する半導体装置の製造方法を得ることを目的
とする。
この発明に係る半導体装置の製造方法゛は、予め金属膜
中にひ素・リンなどの不純物を添加し、そのｔ＆熱処理
により基板シリコンを自己整合的にシリサイド化するよ
うにしたものである。
中にひ素・リンなどの不純物を添加し、そのｔ＆熱処理
により基板シリコンを自己整合的にシリサイド化するよ
うにしたものである。
この発明においては、金属膜中に存在するひ素・リンは
シリサイド化の反応速度を低下させる効果を持つ、また
これらの不純物はシリサイドと未反応の金属との界面付
近に掃き出されて行（ためシリサイドがはい上るに従っ
て掃き出される不純物量が増加し、結果としてますます
シリサイド化の反応速度が低下する。このような作用に
よりシリサイドの横方向成長を抑制し、シリコン基板の
凹部形成を防止することができる。
シリサイド化の反応速度を低下させる効果を持つ、また
これらの不純物はシリサイドと未反応の金属との界面付
近に掃き出されて行（ためシリサイドがはい上るに従っ
て掃き出される不純物量が増加し、結果としてますます
シリサイド化の反応速度が低下する。このような作用に
よりシリサイドの横方向成長を抑制し、シリコン基板の
凹部形成を防止することができる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体装置の製造方法を工
程順に示し、第１図（ｆｌ）は従来法の第４図中）と同
一状態である。本実施例方法では第１図（１りの状態の
のち、第１図（ｂ）に示すように、例えばイオン注入法
によりひ素・リン等の不純物を金属膜５中に注入し、そ
の後第１図（Ｃ）に示すように、熱処理により自己整合
的に金ｆｉｎ！１５のシリサイ１ド化を行なってシリサ
イド膜６を形成する。
図は本発明の一実施例による半導体装置の製造方法を工
程順に示し、第１図（ｆｌ）は従来法の第４図中）と同
一状態である。本実施例方法では第１図（１りの状態の
のち、第１図（ｂ）に示すように、例えばイオン注入法
によりひ素・リン等の不純物を金属膜５中に注入し、そ
の後第１図（Ｃ）に示すように、熱処理により自己整合
的に金ｆｉｎ！１５のシリサイ１ド化を行なってシリサ
イド膜６を形成する。
第２図は一例としてチタンをシリサイド化する場合にお
いて、シリコン基板上に形成されたチタン膜をハロゲン
ランプを熱源とする短時間熱処理装置を用いた短時間熱
処理法によりＡｒ中で７００”Ｃ＊ ９０ｓｅｃの熱
処理（ランプアニール）を行なった時のラザフォード後
方散乱スペクトル（ＲＢＳ）データを示し、（ａｌはチ
タン中にひ素がない場合、伽）はチタン中にひ素を５０
Ｋｅ Ｖでｌ ｘ ｘｏ１６ ｃｍ−２イオン注入した
後熱処理した時のスペクトルである。このスペクトルに
よりひ素がない場合はほぼ均一なチタンシリサイド（Ｔ
ＩＳｉ ｘ 、ｘ”−２）が形成されているのに対し
、ひ素がある場合はまだ深さ方向に対し均一なシリサイ
ドが形成されていないこと、即ちまだシリサイド化反応
が終了していないことがわかる。
いて、シリコン基板上に形成されたチタン膜をハロゲン
ランプを熱源とする短時間熱処理装置を用いた短時間熱
処理法によりＡｒ中で７００”Ｃ＊ ９０ｓｅｃの熱
処理（ランプアニール）を行なった時のラザフォード後
方散乱スペクトル（ＲＢＳ）データを示し、（ａｌはチ
タン中にひ素がない場合、伽）はチタン中にひ素を５０
Ｋｅ Ｖでｌ ｘ ｘｏ１６ ｃｍ−２イオン注入した
後熱処理した時のスペクトルである。このスペクトルに
よりひ素がない場合はほぼ均一なチタンシリサイド（Ｔ
ＩＳｉ ｘ 、ｘ”−２）が形成されているのに対し
、ひ素がある場合はまだ深さ方向に対し均一なシリサイ
ドが形成されていないこと、即ちまだシリサイド化反応
が終了していないことがわかる。
このようにチタン中のひ素はシリサイド化反応速度を低
下させる効果がある。またその程度はひ素濃度が高いほ
ど顕著であることもわかっている。
下させる効果がある。またその程度はひ素濃度が高いほ
ど顕著であることもわかっている。
また第３図はシリコン上に形成されたチタン膜（Ｉｔ！
厚９５ｎｍ）中に存在するひ素がシリサイド化に伴ない
どのように再分布するかをＲＢＳ法により解析したとき
の結果を示す。第３図（ａ）は６５０℃Ａｒ中で１５〜
２４０秒間の熱処理（ランプアニール）を行なった時の
ＲＢＳスペクトルで、同図山）はひ素のピークを拡大し
たスペクトルである。これらのスペクトルより次のよう
なことがわかる。
厚９５ｎｍ）中に存在するひ素がシリサイド化に伴ない
どのように再分布するかをＲＢＳ法により解析したとき
の結果を示す。第３図（ａ）は６５０℃Ａｒ中で１５〜
２４０秒間の熱処理（ランプアニール）を行なった時の
ＲＢＳスペクトルで、同図山）はひ素のピークを拡大し
たスペクトルである。これらのスペクトルより次のよう
なことがわかる。
（１） 注入直後のひ素はチタン中にピークを持って
存在している。
存在している。
（２） 短時間の熱処理でひ素はチタン中にほぼ均一
に拡散する。
に拡散する。
（３） やがてシリサイド化反応が進行するのに従っ
てチタン中に均一に分布していたひ素が表面の未反応チ
タン側に掃き出され、濃度のピークを形成する。
てチタン中に均一に分布していたひ素が表面の未反応チ
タン側に掃き出され、濃度のピークを形成する。
このような現象を上記第１図で示す本実施例方法の横方
向成長の場合に当てはめると以下のようになる。
向成長の場合に当てはめると以下のようになる。
コンタクト穴３上のチタンがシリサイド化し、やがて絶
縁１＊２ａの側面をはい上ってシリサイド形成が進むに
従って、それまでチタン中に存在していたひ素の多くは
シリサイド６と未反応チタン５ａ、５ｂの界面側に再分
布し、高濃度領域が形成される。そしてひ素のピーク濃
度は横方向成長が進むに従って高くなる。即ち掃き出さ
れるひ素の濃度が積分されて行くわけである。これに伴
いシリサイド化反応速度は急激に低下し、横方向成長を
抑制することができる。
縁１＊２ａの側面をはい上ってシリサイド形成が進むに
従って、それまでチタン中に存在していたひ素の多くは
シリサイド６と未反応チタン５ａ、５ｂの界面側に再分
布し、高濃度領域が形成される。そしてひ素のピーク濃
度は横方向成長が進むに従って高くなる。即ち掃き出さ
れるひ素の濃度が積分されて行くわけである。これに伴
いシリサイド化反応速度は急激に低下し、横方向成長を
抑制することができる。
一例としてｔｘｉｏ”のひ素をチタン中に注入し、７０
０℃Ａｒで６０秒間熱処理した時、横方向成長は１μ程
度で、ひ素がない場合の１／２以下に抑えることができ
た。
０℃Ａｒで６０秒間熱処理した時、横方向成長は１μ程
度で、ひ素がない場合の１／２以下に抑えることができ
た。
なお上記実施例ではひ素を注入した場合につぃ・ て
説明したが、これはリンでもよい。ただし、ひ ト
棄の方が効果は顕著上ある。
説明したが、これはリンでもよい。ただし、ひ ト
棄の方が効果は顕著上ある。
また上記実施例では、熱処理を短時間熱処理装置を用い
て行なったが、これは拡散炉を用いて行なってもよい。
て行なったが、これは拡散炉を用いて行なってもよい。
以上のように、この発明によれば、高融点金属配線膜を
有する半導体装置の製造方法において、金属膜中にひ素
・リン等の不純物を添加し、その後基板シリコンを自己
整合的にシリサイド化するようにしたので、該不純物に
より横方向成長を抑制し、自己整合性の優れたシリサイ
ド層を有する・半導体装置が得られる効果がある。
有する半導体装置の製造方法において、金属膜中にひ素
・リン等の不純物を添加し、その後基板シリコンを自己
整合的にシリサイド化するようにしたので、該不純物に
より横方向成長を抑制し、自己整合性の優れたシリサイ
ド層を有する・半導体装置が得られる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す断面図、第２図及び第３図はこの発明の作用効
果を説明するためのＲＢＳスペクトルデータを示す図、
第４図及び第５図は従来の半導体装置の製造工程を示す
断面図である。 １はシリコン基板、２は絶縁膜、３はコンダグ穴、５は
金属膜、６はシリサイド膜である。
法を示す断面図、第２図及び第３図はこの発明の作用効
果を説明するためのＲＢＳスペクトルデータを示す図、
第４図及び第５図は従来の半導体装置の製造工程を示す
断面図である。 １はシリコン基板、２は絶縁膜、３はコンダグ穴、５は
金属膜、６はシリサイド膜である。
Claims (3)
- （１）高融点金属配線膜を有する半導体装置の製造方法
において、シリコン基板の主面上に選択的に絶縁膜を形
成する工程、上記シリコン基板上に高融点金属配線膜を
形成する工程、該金属膜中に不純物を導入する工程、基
板シリコンを熱処理により自己整合的にシリサイド化す
る工程を含むことを特徴とする半導体装置の製造方法。 - （２）上記高融点金属膜が、チタン（Ｔｉ）、タンタル
（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、
ジルコニウム（Ｚｒ）、クロム（Ｃｒ）、バナジウム（
Ｖ）、ニオブ（Ｎｂ）のいずれか又はこれらの多層膜あ
るいは混合膜であることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 - （３）上記不純物がひ素（Ａｓ）、又はリン（Ｐ）であ
ることを特徴とする特許請求の範囲第１項又は第２項記
載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115862A JPS61274325A (ja) | 1985-05-29 | 1985-05-29 | 半導体装置の製造方法 |
| KR1019850007693A KR900000436B1 (ko) | 1985-05-29 | 1985-10-18 | 고융점금속 배선막이 있는 반도체 장치의 제조방법 |
| DE19863617922 DE3617922A1 (de) | 1985-05-29 | 1986-05-28 | Verfahren zur herstellung einer halbleitereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115862A JPS61274325A (ja) | 1985-05-29 | 1985-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274325A true JPS61274325A (ja) | 1986-12-04 |
Family
ID=14672987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60115862A Pending JPS61274325A (ja) | 1985-05-29 | 1985-05-29 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS61274325A (ja) |
| KR (1) | KR900000436B1 (ja) |
| DE (1) | DE3617922A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307726A (ja) * | 1987-06-09 | 1988-12-15 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH08124945A (ja) * | 1994-10-24 | 1996-05-17 | Lg Semicon Co Ltd | 半導体素子のコンタクト導電層形成方法 |
| KR100477833B1 (ko) * | 1997-12-27 | 2005-06-21 | 주식회사 하이닉스반도체 | 반도체소자의장벽금속막형성방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3023853B2 (ja) * | 1990-08-23 | 2000-03-21 | 富士通株式会社 | 半導体装置の製造方法 |
| KR100953017B1 (ko) * | 2007-06-28 | 2010-04-14 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 형성 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780721A (en) * | 1980-09-15 | 1982-05-20 | Gen Electric | Method of forming low resistance contact in semiconductor device |
| JPS58134427A (ja) * | 1982-02-05 | 1983-08-10 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2613759C3 (de) * | 1976-03-31 | 1981-01-15 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum Herstellen eines mehrschichtigen MetaUanschluBkontaktes für ein Halbleiterbauelement |
-
1985
- 1985-05-29 JP JP60115862A patent/JPS61274325A/ja active Pending
- 1985-10-18 KR KR1019850007693A patent/KR900000436B1/ko not_active IP Right Cessation
-
1986
- 1986-05-28 DE DE19863617922 patent/DE3617922A1/de not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780721A (en) * | 1980-09-15 | 1982-05-20 | Gen Electric | Method of forming low resistance contact in semiconductor device |
| JPS58134427A (ja) * | 1982-02-05 | 1983-08-10 | Nec Corp | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307726A (ja) * | 1987-06-09 | 1988-12-15 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH08124945A (ja) * | 1994-10-24 | 1996-05-17 | Lg Semicon Co Ltd | 半導体素子のコンタクト導電層形成方法 |
| KR100477833B1 (ko) * | 1997-12-27 | 2005-06-21 | 주식회사 하이닉스반도체 | 반도체소자의장벽금속막형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900000436B1 (ko) | 1990-01-30 |
| DE3617922A1 (de) | 1986-12-04 |
| KR860009477A (ko) | 1986-12-23 |
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