JPS61226957A - 半導体装置 - Google Patents
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- JPS61226957A JPS61226957A JP6658285A JP6658285A JPS61226957A JP S61226957 A JPS61226957 A JP S61226957A JP 6658285 A JP6658285 A JP 6658285A JP 6658285 A JP6658285 A JP 6658285A JP S61226957 A JPS61226957 A JP S61226957A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、Ｓ ＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
５ｕｌａｔｏｒ）構造の半導体装置に係り、特に、この
ＳＯＩ構造の半導体装置における接合、電極の構成に関
する。
５ｕｌａｔｏｒ）構造の半導体装置に係り、特に、この
ＳＯＩ構造の半導体装置における接合、電極の構成に関
する。
従来、半導体集積回路素子の接合・電ｐｊＡ構造として
は、大別して第２図、第３図に示すような構造のものが
知られている。
は、大別して第２図、第３図に示すような構造のものが
知られている。
このうち、第２図の構造は、例えばＭＯ３Ｆ％ＥＴのソ
ース・ドレイン構造にみらするよ・）に、Ｐ−１ｉ５６
に形成した浅接合の不純物拡散層（ｎ＋層）５０表面に
高融点金属のシリサイド（シリコン化合物）層２を形成
して拡散Ｎ５を低抵抗化し、その表面からアルミニウム
（ＡＩ） 電極３をとりだず構造である。
ース・ドレイン構造にみらするよ・）に、Ｐ−１ｉ５６
に形成した浅接合の不純物拡散層（ｎ＋層）５０表面に
高融点金属のシリサイド（シリコン化合物）層２を形成
して拡散Ｎ５を低抵抗化し、その表面からアルミニウム
（ＡＩ） 電極３をとりだず構造である。
また第３図の構造は、例えば、Ｓ ＯＩ ＪＪｌ造素子
にみるように、例えば石英などの絶縁物（Ｉｎｓｕ−１
ａｔｏｒ）基板７の上のＰ一層６に直接単一不純物拡散
層５が形成され、その拡散層表面からＡＩ電極３をとり
だす構造である。なお、これらの図において、１は絶縁
膜である。
にみるように、例えば石英などの絶縁物（Ｉｎｓｕ−１
ａｔｏｒ）基板７の上のＰ一層６に直接単一不純物拡散
層５が形成され、その拡散層表面からＡＩ電極３をとり
だす構造である。なお、これらの図において、１は絶縁
膜である。
しかして、これら従来の接合・電極構造は、まず第２図
の構造の場合、第５図に示すようにＡＩ電極３のアロイ
工程及び、その後の熱処理工程で、電極３のＡＩが局部
的に拡散してＡｌ拡散層４が形成され、これが接合を突
き抜け、接合を破壊する。
の構造の場合、第５図に示すようにＡＩ電極３のアロイ
工程及び、その後の熱処理工程で、電極３のＡＩが局部
的に拡散してＡｌ拡散層４が形成され、これが接合を突
き抜け、接合を破壊する。
特に近年ＬＳＩの高集積化、高性能化に伴って接合が浅
くなる傾向が顕著である。そして、このような浅接合に
対してはさらにアロイ以後の工程でＡｌが拡散層の接合
を突き抜は破壊する確率が高（なり、従って、この従来
例では、電極コンタクトの信頼性を充分に得るのが困難
であるという欠点を有する。
くなる傾向が顕著である。そして、このような浅接合に
対してはさらにアロイ以後の工程でＡｌが拡散層の接合
を突き抜は破壊する確率が高（なり、従って、この従来
例では、電極コンタクトの信頼性を充分に得るのが困難
であるという欠点を有する。
次に、第３図の構造の場合も、第６図に示すようにＡｔ
アロイ以後の工程でＡｌが局部的に拡散してＡｌ拡散層
４を形成することにより、この部分にＰ型拡散層が形成
され、下地がｎ＋型不純物層５の場合、ＰＮ接合が部分
的に形成されてしまうことになる。その結果、不必要な
接合が形成され電極３とｎ１層５とのオーミックなコン
タクト（接触）ができなくなり、コンタクト抵抗（電極
と拡散の間）も増加する確率が高くなる。従って、この
従来例でも、やはり電極コンタクトの信頼性を充分に得
るのが困難であるという欠点を有する。なお、シリサイ
ド化ＭＯ３構造については、例えば’８４ＶＬＳＩシン
ポジウムｌｌ−７“寄生効果のない高性能シリサイド・
ソース／ドレインＣＭＯ８ＦＥＴ”と即する論文に開示
されており、他方、Ｓｏｌ構造については１．ジャパニ
ーズ ジャーナル オブ アプライド フイジクス第１
９巻（１９８０）１９−Ｉ Ｐ１４５〜１６０を（Ｊ
Ｒｐａｎｅｓｅ ＪＯｕｒｎａｌ ｏｆ Ａｐｐｌｉｅ
ｄ Ｐｈｙｓｉｃｓ Ｖｏｌ １９（１９８０）
１９−１ １４５〜１６０）の「イオン注入法により形
成した埋込み５ｉｎｓ層を用いた高速Ｃ−ＭＯ３Ｉ Ｃ
ｌと題する論文に開示されている。
アロイ以後の工程でＡｌが局部的に拡散してＡｌ拡散層
４を形成することにより、この部分にＰ型拡散層が形成
され、下地がｎ＋型不純物層５の場合、ＰＮ接合が部分
的に形成されてしまうことになる。その結果、不必要な
接合が形成され電極３とｎ１層５とのオーミックなコン
タクト（接触）ができなくなり、コンタクト抵抗（電極
と拡散の間）も増加する確率が高くなる。従って、この
従来例でも、やはり電極コンタクトの信頼性を充分に得
るのが困難であるという欠点を有する。なお、シリサイ
ド化ＭＯ３構造については、例えば’８４ＶＬＳＩシン
ポジウムｌｌ−７“寄生効果のない高性能シリサイド・
ソース／ドレインＣＭＯ８ＦＥＴ”と即する論文に開示
されており、他方、Ｓｏｌ構造については１．ジャパニ
ーズ ジャーナル オブ アプライド フイジクス第１
９巻（１９８０）１９−Ｉ Ｐ１４５〜１６０を（Ｊ
Ｒｐａｎｅｓｅ ＪＯｕｒｎａｌ ｏｆ Ａｐｐｌｉｅ
ｄ Ｐｈｙｓｉｃｓ Ｖｏｌ １９（１９８０）
１９−１ １４５〜１６０）の「イオン注入法により形
成した埋込み５ｉｎｓ層を用いた高速Ｃ−ＭＯ３Ｉ Ｃ
ｌと題する論文に開示されている。
本発明は、上記した従来技術の欠点を解消するぶ
ためになされたもので、その目的とするころは、電極ア
ロイ以後の熱処理工程での接合の破壊や電極コンタクト
部でのオーミック特性の劣化、それにコンタクト抵抗の
増加を防ぐことができ、素子の特性の安定性および信頼
性を充分に保障することができる接合・電極構造を実現
１．７た半導体装置を提供するにある。
ロイ以後の熱処理工程での接合の破壊や電極コンタクト
部でのオーミック特性の劣化、それにコンタクト抵抗の
増加を防ぐことができ、素子の特性の安定性および信頼
性を充分に保障することができる接合・電極構造を実現
１．７た半導体装置を提供するにある。
〔発明！７）概要〕
この目的を達成するため、本発明は、ＳＯＴ構造による
半導体素子に下の絶縁層まで達するシリサー（Ｆ′層を
用いた電ｔｉ構造を適用した点を特徴とする。
半導体素子に下の絶縁層まで達するシリサー（Ｆ′層を
用いた電ｔｉ構造を適用した点を特徴とする。
以下、本発明による半導体装置について、図示の実施例
により詳細に説明する。
により詳細に説明する。
第１図は本発明の一実施例で、Ａ１電極３の下には高融
点金属シリサイドＮ２が存在し、さらにその下が絶縁物
基板７とい・う構成になっている。ＰＮ接合は、ｐ −
Ｎ ｅにｎ３拡散層５を基板７に達するまで設けること
によって形成されている。そのため第４図に示すように
、Ａｌアロイ以後の熱処理工程でＡ１が局部的に深く拡
散したとしても（たとえ絶縁物基板７までＡｌが拡散し
たとしても）、＾１１拡散４ば金属シリサイド層２の中
に拡散するだＬｊであり、このため接合を形成すること
もなく、またシリサイド層２の横方向に形成したＰＮ接
合を破壊することもない。
点金属シリサイドＮ２が存在し、さらにその下が絶縁物
基板７とい・う構成になっている。ＰＮ接合は、ｐ −
Ｎ ｅにｎ３拡散層５を基板７に達するまで設けること
によって形成されている。そのため第４図に示すように
、Ａｌアロイ以後の熱処理工程でＡ１が局部的に深く拡
散したとしても（たとえ絶縁物基板７までＡｌが拡散し
たとしても）、＾１１拡散４ば金属シリサイド層２の中
に拡散するだＬｊであり、このため接合を形成すること
もなく、またシリサイド層２の横方向に形成したＰＮ接
合を破壊することもない。
従って、この実施例によれば、極めて高い安定性と信頼
性を与えることができる。
性を与えることができる。
次に、本発明による半導体装置を得るための製造方法に
ついて説明する。
ついて説明する。
第７図は本発明の一実施例であるＮチャンネルＭＯＳ
Ｆ ＥＴの製作工程を示したもので、まず第７図ｉａｌ
に示すように、石英基板７十に減圧ＣＶＤ法によりボロ
ン（Ｂ）をドープしたポリＳｉを形成しＺＭ（ゾーンメ
ルティング）法により再成長させ厚さ２０００人のＰ型
車結晶Ｓｔ層８を形成する。
Ｆ ＥＴの製作工程を示したもので、まず第７図ｉａｌ
に示すように、石英基板７十に減圧ＣＶＤ法によりボロ
ン（Ｂ）をドープしたポリＳｉを形成しＺＭ（ゾーンメ
ルティング）法により再成長させ厚さ２０００人のＰ型
車結晶Ｓｔ層８を形成する。
次に第７図（ｂｌに示すようにボロンＢをイオンビーム
１１によってｌＸｌ０”ｌ０ＮＳ／ｃ＋１，１２０ｋｅ
Ｖでイオン打込みする。次に第７図（０１に示すように
厚さ５００人の酸化膜１０を熱酸化法により形成し、そ
の後、Ｂを５ Ｘ’Ｉ Ｏ”ｌ０ＮＳ／ｃｄ、 ３０
ｋｅＶでチャネル■７□制御のためのイオン打込みを
し、さらにＣＶＤ法により厚さ２０００人のポリＳｉ層
９を形成する。次に第７図（ｄ）に示すようにフォトリ
ソグラフィー技術を用いてポリＳｉ層９を微細加工し、
ＭＯＳＦＥＴのゲート１３を形成する。その後第７図（
６１に示すようにモリブデン（Ｍｏ）膜１２をスパッタ
法により厚さ５００人形成し、さらに第７図（「）に示
すように、９５０℃で１０分間熱処理ｌ、た後、王水に
より金属Ｍ。を除去し、ゲート１３及びソース・ドレイ
ン領域１４をＭ。シリサイド１５とする。その後さらに
第７図（明に示すようにヒ％ｉ （Ａｓ）を・ｆオンビ
ーム１６によってＩ Ｘ １０ ”ｌ０ＮＳ／ｃｍ、
４０ ｋｅＶでイオン打込みする。その後９５０℃、
１０分間熱処理することにより第７図ｆｈ）に示すよう
にＭ。シリサイド１５とＰ−３ｉ層８の界面に０１層１
７を形成する。次に第７図０）に示すように常圧ＣＶＤ
法によりＰＳＧ（リンガラス）１８を５０００人形成し
た後ソース・ドレインＭｊｊＪＨＪ上にコンタクト窓を
フォトリソグラフィー技術を用いて開口し、その後Ａｔ
をスパッタ法により８０００人形成し、さらにＡＩ電極
３をフォトリソグラフィー技術を用いて形成し、ＭＯＳ
Ｆ ＥＴが完成する。
１１によってｌＸｌ０”ｌ０ＮＳ／ｃ＋１，１２０ｋｅ
Ｖでイオン打込みする。次に第７図（０１に示すように
厚さ５００人の酸化膜１０を熱酸化法により形成し、そ
の後、Ｂを５ Ｘ’Ｉ Ｏ”ｌ０ＮＳ／ｃｄ、 ３０
ｋｅＶでチャネル■７□制御のためのイオン打込みを
し、さらにＣＶＤ法により厚さ２０００人のポリＳｉ層
９を形成する。次に第７図（ｄ）に示すようにフォトリ
ソグラフィー技術を用いてポリＳｉ層９を微細加工し、
ＭＯＳＦＥＴのゲート１３を形成する。その後第７図（
６１に示すようにモリブデン（Ｍｏ）膜１２をスパッタ
法により厚さ５００人形成し、さらに第７図（「）に示
すように、９５０℃で１０分間熱処理ｌ、た後、王水に
より金属Ｍ。を除去し、ゲート１３及びソース・ドレイ
ン領域１４をＭ。シリサイド１５とする。その後さらに
第７図（明に示すようにヒ％ｉ （Ａｓ）を・ｆオンビ
ーム１６によってＩ Ｘ １０ ”ｌ０ＮＳ／ｃｍ、
４０ ｋｅＶでイオン打込みする。その後９５０℃、
１０分間熱処理することにより第７図ｆｈ）に示すよう
にＭ。シリサイド１５とＰ−３ｉ層８の界面に０１層１
７を形成する。次に第７図０）に示すように常圧ＣＶＤ
法によりＰＳＧ（リンガラス）１８を５０００人形成し
た後ソース・ドレインＭｊｊＪＨＪ上にコンタクト窓を
フォトリソグラフィー技術を用いて開口し、その後Ａｔ
をスパッタ法により８０００人形成し、さらにＡＩ電極
３をフォトリソグラフィー技術を用いて形成し、ＭＯＳ
Ｆ ＥＴが完成する。
本実施例ではスパッタデボ金属としてＭ。を用いたが、
白金（Ｐｔ） 、タングステン（Ｗ）、チタン（Ｔｉ）
、タンタル（Ｔａ）等の他の金属を用いても良い。また
基板７として石英を用いたが、Ｓｔ酸化膜であっても良
いし、またサファイヤ、ガラス。
白金（Ｐｔ） 、タングステン（Ｗ）、チタン（Ｔｉ）
、タンタル（Ｔａ）等の他の金属を用いても良い。また
基板７として石英を用いたが、Ｓｔ酸化膜であっても良
いし、またサファイヤ、ガラス。
Ｓｔ’３化膜等の化１号物も適用できる。さらに、本実
施例では、絶縁膜上に単結晶Ｓｉを形成したが、この絶
縁膜上の層はポリＳｔ、アモルファスＳｔ、ゲルマニウ
ムなど半導体であれば全て適用できる。
施例では、絶縁膜上に単結晶Ｓｉを形成したが、この絶
縁膜上の層はポリＳｔ、アモルファスＳｔ、ゲルマニウ
ムなど半導体であれば全て適用できる。
またＭＯＳ Ｆ ＥＴでなくても、信頼性が要求される
全ての電極コンタクト構造に適用して本発明の効果を享
受できる。
全ての電極コンタクト構造に適用して本発明の効果を享
受できる。
次に、第８図に本発明の他の一実施例である積ＩＩＭＯ
Ｓ Ｆ ＥＴの断面構造を示す。下地のＭＯＳＦＥＴは
、前述の実施例と同様の工程で形成する。
Ｓ Ｆ ＥＴの断面構造を示す。下地のＭＯＳＦＥＴは
、前述の実施例と同様の工程で形成する。
その後、眉間の絶縁膜（酸化膜子ＰＳＧ）２０を形成し
、スルーホールの穴をフォトリソグラフィー技術で開口
し、その穴をＣＶＤ法によりタングステン１９で埋める
。その後二層目の単結晶をポリＳ＋のレーザアニールを
用いて形成し、その後は前述の実施例と同様に二層目の
ＭＯＳ Ｆ ＥＴを形成する。この実施例では、前述の
実施例と同様、電極のコンタクトの信頼性が向上するの
みならず、一層目と二層めの接続が金属−金属シリサイ
ド接触になるため、従来のソース・ドレインが半導体で
形成されているＳｏｌ構造に比べて、多層間のコンタク
トの信頼性が大幅に向上するという効果がある。
、スルーホールの穴をフォトリソグラフィー技術で開口
し、その穴をＣＶＤ法によりタングステン１９で埋める
。その後二層目の単結晶をポリＳ＋のレーザアニールを
用いて形成し、その後は前述の実施例と同様に二層目の
ＭＯＳ Ｆ ＥＴを形成する。この実施例では、前述の
実施例と同様、電極のコンタクトの信頼性が向上するの
みならず、一層目と二層めの接続が金属−金属シリサイ
ド接触になるため、従来のソース・ドレインが半導体で
形成されているＳｏｌ構造に比べて、多層間のコンタク
トの信頼性が大幅に向上するという効果がある。
以上説明したように、本発明によれば、電極金属の拡散
による問題点を完全に除いて、シリサイドによるコンタ
クト特性を充分に活用することができるから、従来技術
の欠点を除き、極めて高い特性安定性と信頼性を備えた
半導体装置を容易に得ることができる。
による問題点を完全に除いて、シリサイドによるコンタ
クト特性を充分に活用することができるから、従来技術
の欠点を除き、極めて高い特性安定性と信頼性を備えた
半導体装置を容易に得ることができる。
第１図は本発明による半導体装置の一実施例を示す断面
図、第２図はシリサイド化ＭＯ３構造による従来例を示
す断面図、第３図はｓｏｒ構造による従来例を示す断面
図、第４図は第１図の実施例によるＡＩ拡散層の説明図
、第５図は第２図の従来例による問題点の説明図、第６
図は第３図の従来例における問題点の説明図、第７図＋
ａｌ〜＋１１は本発明の一実施例による半導体装１の製
造工程の−例を示す説明図、第８図は本発明の他の一実
施例を示す断面図である。 ｌ・・・絶縁膜、２・・・高融点金属シリサイド層、３
・・・Ａ１電極、４・・・＾■拡散層、５・・・ｎ＋層
、６・・・Ｐ一層、７・・・絶縁物（石英）基板、８・
・・単結晶５ｔ（Ｐ−）、９・・・ポリＳｔ、１０・・
・酸化膜、１１・・・Ｂイオンビーム、１２・・・Ｍ、
デボ膜、１３・・・ゲート、１４・・・ケース・ドレイ
ン領域、１５・・・Ｍ、シリサイド、１６・・・＾Ｓイ
オンビーム、 １ｌ−−−ｎ”５ｉｌｋ、 ＩＦｌ
・・・ＰＳＧ （す第１図 第４図 第２図 第５図 第３図 第６図
図、第２図はシリサイド化ＭＯ３構造による従来例を示
す断面図、第３図はｓｏｒ構造による従来例を示す断面
図、第４図は第１図の実施例によるＡＩ拡散層の説明図
、第５図は第２図の従来例による問題点の説明図、第６
図は第３図の従来例における問題点の説明図、第７図＋
ａｌ〜＋１１は本発明の一実施例による半導体装１の製
造工程の−例を示す説明図、第８図は本発明の他の一実
施例を示す断面図である。 ｌ・・・絶縁膜、２・・・高融点金属シリサイド層、３
・・・Ａ１電極、４・・・＾■拡散層、５・・・ｎ＋層
、６・・・Ｐ一層、７・・・絶縁物（石英）基板、８・
・・単結晶５ｔ（Ｐ−）、９・・・ポリＳｔ、１０・・
・酸化膜、１１・・・Ｂイオンビーム、１２・・・Ｍ、
デボ膜、１３・・・ゲート、１４・・・ケース・ドレイ
ン領域、１５・・・Ｍ、シリサイド、１６・・・＾Ｓイ
オンビーム、 １ｌ−−−ｎ”５ｉｌｋ、 ＩＦｌ
・・・ＰＳＧ （す第１図 第４図 第２図 第５図 第３図 第６図
Claims (1)
- 【特許請求の範囲】 １、少なくとも絶縁層上に半導体層の一部が形成されて
いる半導体装置において、半導体層に接して形成されて
いる電極引出し用導電層が電極と接する部分から前記絶
縁層まで連続的に形成されていることを特徴とする半導
体装置。 ２、特許請求範囲第１項に於いて、上記電極引出し用導
電層が金属と半導体の化合物層で構成されていることを
特徴とする半導体装置。 ３、特許請求の範囲第２項において、上記半導体層が絶
縁ゲート型電界効果素子のチャネル領域を形成し、上記
化合物層が上記素子のゲート領域及びソース領域である
ことを特徴とする半導体装置。 ４、特許請求の範囲第３項において、上記半導体層が、
その端縁部で上記化合物層に接している部分に、この半
導体層よりも高濃度で不純物がドーピングされている半
導体領域を備えていることを特徴とする半導体装置。 ５、特許請求の範囲第１項又は第２項において、上記半
導体層が、単結晶半導体、多結晶半導体、及び非晶質半
導体の少くともいずれか一種の半導体で構成されている
ことを特徴とする半導体装置。 ６、特許請求の範囲第１項又は第２項において、上記化
合物層の金属を、白金、モリブデン、タングステン、チ
タン、及びタンタルなどの金属としたことを特徴とする
半導体装置。 ７、特許請求の範囲第１項又は第２項において、上記化
合物層に設置すべき電極の材質を、アルミニウム又はア
ルミニウムを含む合金の金属で構成したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6658285A JPS61226957A (ja) | 1985-04-01 | 1985-04-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6658285A JPS61226957A (ja) | 1985-04-01 | 1985-04-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61226957A true JPS61226957A (ja) | 1986-10-08 |
Family
ID=13320090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6658285A Pending JPS61226957A (ja) | 1985-04-01 | 1985-04-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61226957A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066613A (en) * | 1989-07-13 | 1991-11-19 | The United States Of America As Represented By The Secretary Of The Navy | Process for making semiconductor-on-insulator device interconnects |
| WO2005122275A3 (en) * | 2004-06-12 | 2006-03-16 | Koninkl Philips Electronics Nv | Semiconductor on insulator semiconductor device and method of manufacture |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197860A (en) * | 1981-05-29 | 1982-12-04 | Toshiba Corp | Semiconductor device |
| JPS588962B2 (ja) * | 1979-10-31 | 1983-02-18 | 大建工業株式会社 | ダボ状模様を有する化粧板の製造方法 |
| JPS5893276A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 薄膜半導体装置 |
| JPS6156461A (ja) * | 1984-08-28 | 1986-03-22 | Nec Corp | 絶縁層上のｍｉｓ型電界効果トランジスタ及びその製造方法 |
-
1985
- 1985-04-01 JP JP6658285A patent/JPS61226957A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588962B2 (ja) * | 1979-10-31 | 1983-02-18 | 大建工業株式会社 | ダボ状模様を有する化粧板の製造方法 |
| JPS57197860A (en) * | 1981-05-29 | 1982-12-04 | Toshiba Corp | Semiconductor device |
| JPS5893276A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 薄膜半導体装置 |
| JPS6156461A (ja) * | 1984-08-28 | 1986-03-22 | Nec Corp | 絶縁層上のｍｉｓ型電界効果トランジスタ及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066613A (en) * | 1989-07-13 | 1991-11-19 | The United States Of America As Represented By The Secretary Of The Navy | Process for making semiconductor-on-insulator device interconnects |
| WO2005122275A3 (en) * | 2004-06-12 | 2006-03-16 | Koninkl Philips Electronics Nv | Semiconductor on insulator semiconductor device and method of manufacture |
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