JPS5893276A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPS5893276A JPS5893276A JP19060781A JP19060781A JPS5893276A JP S5893276 A JPS5893276 A JP S5893276A JP 19060781 A JP19060781 A JP 19060781A JP 19060781 A JP19060781 A JP 19060781A JP S5893276 A JPS5893276 A JP S5893276A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
（２）従来技術とその問題截
多結晶シリコンを半導体素子材料として用いる一局舎、
従来の単結晶シリコン素子に比べて最も難かしい点け、
多結晶７リコンの伝導形の制御および電気的特性が容易
に行なえないということである。特に、多結晶シリコン
を堆積する非晶質基板として通常のガラスを用いた場合
、熱処理温度に制限があり、多結晶シリコンの電犠的特
性を自由に制御出来ないという欠点がある。
従来の単結晶シリコン素子に比べて最も難かしい点け、
多結晶７リコンの伝導形の制御および電気的特性が容易
に行なえないということである。特に、多結晶シリコン
を堆積する非晶質基板として通常のガラスを用いた場合
、熱処理温度に制限があり、多結晶シリコンの電犠的特
性を自由に制御出来ないという欠点がある。
しかし、多結晶シリコンを用いて、半導体素子例えば−
界効果トランジスタ（ＰＦ３’ｒ’）を作製しだ場合、
ノース・ドレーン領域の電気的特性およびソース・ドレ
ーンへの電極のオーム性はＦＦ３’ｌ’特性を著しく左
右する。まだ、バイポーラトランジスタを多、浩晶シリ
コンから作製した場合、エミッタ。
界効果トランジスタ（ＰＦ３’ｒ’）を作製しだ場合、
ノース・ドレーン領域の電気的特性およびソース・ドレ
ーンへの電極のオーム性はＦＦ３’ｌ’特性を著しく左
右する。まだ、バイポーラトランジスタを多、浩晶シリ
コンから作製した場合、エミッタ。
コレクタ、ベース電極のオーム性と同時に、通常のＬＭ
晶シリコントランジスタと同］寺にアルミニウムゼ極の
いわゆる”突き抜は現象″が現われて、エミッタ、コレ
クタあるいはコレクタ、ベース間が短絡してしまう。
晶シリコントランジスタと同］寺にアルミニウムゼ極の
いわゆる”突き抜は現象″が現われて、エミッタ、コレ
クタあるいはコレクタ、ベース間が短絡してしまう。
（３）発明の目的・概要・効果
本発明は、このような問題に対して＠蚕なされたもので
ある。即ちｌＦ、発明は多清晶シリコン１＼幻５ＦＥＴ
あるいはバイポーラトランジスタのオーミック電極とし
て、不純物が高ｆ鏝ｒＦｉに添加された低抵抗非晶質シ
リコン層を用（／またことをｌＦ￥徴とするものである
。このようにすれば、 ＦＩＳＴにおいてはゲ−）
＋７７’：よって誘起されたチャンネルに対して良好な
ノース舎ドレーン頑吠が形成出来、一方、バイポーラト
ランジスタにおいてはエミッタ・ベースコレクタ領域へ
の艮好なオーミック電極および突き抜は防止１＠が形成
出来るよう（（なる。
ある。即ちｌＦ、発明は多清晶シリコン１＼幻５ＦＥＴ
あるいはバイポーラトランジスタのオーミック電極とし
て、不純物が高ｆ鏝ｒＦｉに添加された低抵抗非晶質シ
リコン層を用（／またことをｌＦ￥徴とするものである
。このようにすれば、 ＦＩＳＴにおいてはゲ−）
＋７７’：よって誘起されたチャンネルに対して良好な
ノース舎ドレーン頑吠が形成出来、一方、バイポーラト
ランジスタにおいてはエミッタ・ベースコレクタ領域へ
の艮好なオーミック電極および突き抜は防止１＠が形成
出来るよう（（なる。
（４）発明の実施例
次に図面を参照してｎチャンネルエンノ・ンスメント型
ＦＥＴの実施例を述べる。第１図は、非晶質基板として
コーニングガラス（１）上に、多結晶シリコンｊｌ！
＋２）を通常の常圧ＣＶＤ法により、０．６μｍの厚さ
で堆積した状態を示している。堆り＊温度は、５６０
’Ｏでありｓ Ｓ ｒ Ｈ４の熱分解法で伝導形はＰ
膨比抵抗（ρ）は１０〜１０Ω・Ｃｍ ａ ｔＫの多結
晶シリコン１□ｄ ＋２１を形成した。多結晶シリコン
層は、所定のトランジスタナイズとなるよう島状に残さ
れている。
ＦＥＴの実施例を述べる。第１図は、非晶質基板として
コーニングガラス（１）上に、多結晶シリコンｊｌ！
＋２）を通常の常圧ＣＶＤ法により、０．６μｍの厚さ
で堆積した状態を示している。堆り＊温度は、５６０
’Ｏでありｓ Ｓ ｒ Ｈ４の熱分解法で伝導形はＰ
膨比抵抗（ρ）は１０〜１０Ω・Ｃｍ ａ ｔＫの多結
晶シリコン１□ｄ ＋２１を形成した。多結晶シリコン
層は、所定のトランジスタナイズとなるよう島状に残さ
れている。
次に第２図に示すように、島状に、残された多結晶シリ
コン頭域秒よびそｈ以外のガラス板上を二酸化硅素膜（
，３）で５破覆す乙。二酸化硅素膜は、Ｓ＋０２をター
ゲットとした通常のスパッタリング法で唯積し、その膜
厚は０．１μｍ程変である。続いて、ＩＩ！１常のフォ
トエツチング技術により、ＦＥＴのソース・トレー／碩
域となる部分の二酸化硅素を除去し、非晶質シリコンが
多結晶シリコン（２）と接触出来るよう開孔部（４）を
設ける。この時の二酸化硅素膜は、Ｆ’ｌｉ：Ｔのゲー
ト酸化膜１５）を兼ねて分り、続いて堆積させられる低
抵抗非晶質シリコンの厚さおよびＦＥＴのスレッシュホ
ールド電圧（ｖｔｈ）との関係から０１〜０２μｍ程度
の膜厚が最適である。
コン頭域秒よびそｈ以外のガラス板上を二酸化硅素膜（
，３）で５破覆す乙。二酸化硅素膜は、Ｓ＋０２をター
ゲットとした通常のスパッタリング法で唯積し、その膜
厚は０．１μｍ程変である。続いて、ＩＩ！１常のフォ
トエツチング技術により、ＦＥＴのソース・トレー／碩
域となる部分の二酸化硅素を除去し、非晶質シリコンが
多結晶シリコン（２）と接触出来るよう開孔部（４）を
設ける。この時の二酸化硅素膜は、Ｆ’ｌｉ：Ｔのゲー
ト酸化膜１５）を兼ねて分り、続いて堆積させられる低
抵抗非晶質シリコンの厚さおよびＦＥＴのスレッシュホ
ールド電圧（ｖｔｈ）との関係から０１〜０２μｍ程度
の膜厚が最適である。
第３図は、低抵抗非晶質シリコン層（６）を通常のグロ
ー放電法で堆積しだ状轢を示ｔ０この時の基板温度は３
００ ’０であり、ｎ形弁晶質シリコンを形成するだめ
に、Ｓ＋Ｈ４ガス中にＰ１■３ガスを混入させており、
比抵抗（ρ）は１０２Ｑ−、−１，膜厚は二酸化硅素膜
１３）と同じ０，１μｍである。次に、二酸化硅素膜の
開孔部（４）の非晶質シリコンのみを残し、他はＣＤｇ
（ケミカル・ドライ−エツチング）法により除去する。
ー放電法で堆積しだ状轢を示ｔ０この時の基板温度は３
００ ’０であり、ｎ形弁晶質シリコンを形成するだめ
に、Ｓ＋Ｈ４ガス中にＰ１■３ガスを混入させており、
比抵抗（ρ）は１０２Ｑ−、−１，膜厚は二酸化硅素膜
１３）と同じ０，１μｍである。次に、二酸化硅素膜の
開孔部（４）の非晶質シリコンのみを残し、他はＣＤｇ
（ケミカル・ドライ−エツチング）法により除去する。
これにより第４図に示す如くノース・ドレーン領域に低
抵抗非晶質シリコンＩ−（７）のコンタクトが形成され
る。
抵抗非晶質シリコンＩ−（７）のコンタクトが形成され
る。
続いて、ＦＥＴのソース・ドレーン・ゲート電極形成工
程に進む。第５図は第４図で得られた素子構成面上を再
び二酸化硅素膜（８）を例えばスパッタリング法で形成
する。この時の膜厚は、ｒｇ’ｒ。
程に進む。第５図は第４図で得られた素子構成面上を再
び二酸化硅素膜（８）を例えばスパッタリング法で形成
する。この時の膜厚は、ｒｇ’ｒ。
ｖｔｈによって左右されるが、この実施例ではＣ）、１
μＩｎとした。従って、この場合のゲート酸化膜厚は、
合計０．２μｍとなる。次に、通常のフォトエツチング
技術により、第５図で唯積した二酸化硅素膜のソース、
ドレーン領域上の一部を開孔し、次にアルミニウムを１
μｍ程度の膜厚でＥ−ｇｕｎ蒸着して、所定の寸法のソ
ース・ドレーン電極・配線（９，１１）およびゲート電
極配線ｉｌＩを形成する。
μＩｎとした。従って、この場合のゲート酸化膜厚は、
合計０．２μｍとなる。次に、通常のフォトエツチング
技術により、第５図で唯積した二酸化硅素膜のソース、
ドレーン領域上の一部を開孔し、次にアルミニウムを１
μｍ程度の膜厚でＥ−ｇｕｎ蒸着して、所定の寸法のソ
ース・ドレーン電極・配線（９，１１）およびゲート電
極配線ｉｌＩを形成する。
第６図は、完成したアルミニウムゲート、非晶質シリコ
ンコンタクト多結晶シリコンｎ−チャンネルエンハンス
メント型ＦｇＴの縦断面図を示している。このト’ＢＴ
ではゲートアルミニウム電極四は、ノース・ドレーン・
オーミックコンタクトを形成している非晶質シリコン（
力士に重ならなければならないが、その重なりはゲート
容量あるいは工程マージンから、それぞれ４μｍ程度が
適当であった。
ンコンタクト多結晶シリコンｎ−チャンネルエンハンス
メント型ＦｇＴの縦断面図を示している。このト’ＢＴ
ではゲートアルミニウム電極四は、ノース・ドレーン・
オーミックコンタクトを形成している非晶質シリコン（
力士に重ならなければならないが、その重なりはゲート
容量あるいは工程マージンから、それぞれ４μｍ程度が
適当であった。
（５）発明の効果
本発明では、すでに多結晶シリコン能動領域に対するオ
ーミックコンタクトは低抵抗非晶質シリコンで形成され
ているから、ゲート、ソース、ドレーン電極・配線用ア
ルミニウムは、蒸着、配線形成後に従来のような４００
〜５００°０の７１．１ ｉｔによる熱処理は必要なく
、高々３００°Ｏａ度の熱処理で、非晶質シリコン−ア
ルミニウム間のオーム性接触が得られた。
ーミックコンタクトは低抵抗非晶質シリコンで形成され
ているから、ゲート、ソース、ドレーン電極・配線用ア
ルミニウムは、蒸着、配線形成後に従来のような４００
〜５００°０の７１．１ ｉｔによる熱処理は必要なく
、高々３００°Ｏａ度の熱処理で、非晶質シリコン−ア
ルミニウム間のオーム性接触が得られた。
本発明は、低抵抗非晶質シリコンをオーミック電極とし
て用いるものであり、必要とする温度は高々３００ ’
Ｏである。従って、 ＦＥＴのみならず、バイポーラ
トランジスタの電極で問題となるアルミニウムの６突き
抜け′″現象解消出来た。
て用いるものであり、必要とする温度は高々３００ ’
Ｏである。従って、 ＦＥＴのみならず、バイポーラ
トランジスタの電極で問題となるアルミニウムの６突き
抜け′″現象解消出来た。
第１図〜第６図は本発明の一実施例であるＦＥＴを製造
するＪ場合の工程断面図である。 １・・・非晶質癌板、２・・・多結晶シリコン能動領域
、４・・・非晶質シリコン、３，８・・・ゲート酸化膜
、ハッシベーション暎。
するＪ場合の工程断面図である。 １・・・非晶質癌板、２・・・多結晶シリコン能動領域
、４・・・非晶質シリコン、３，８・・・ゲート酸化膜
、ハッシベーション暎。
Claims (1)
- 非晶質基板上に堆積された多結晶シリコンを能動領域と
して用いた薄膜半導体素子において、不純物が高濃度に
添加された低抵抗非晶質シリコン層を、前記多結晶シリ
コン半導体素子のオーミツ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19060781A JPS5893276A (ja) | 1981-11-30 | 1981-11-30 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19060781A JPS5893276A (ja) | 1981-11-30 | 1981-11-30 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893276A true JPS5893276A (ja) | 1983-06-02 |
Family
ID=16260878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19060781A Pending JPS5893276A (ja) | 1981-11-30 | 1981-11-30 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893276A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226957A (ja) * | 1985-04-01 | 1986-10-08 | Hitachi Ltd | 半導体装置 |
| JPS6336574A (ja) * | 1986-07-31 | 1988-02-17 | Hitachi Ltd | 薄膜トランジスタ |
| JPH02234438A (ja) * | 1989-03-08 | 1990-09-17 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
-
1981
- 1981-11-30 JP JP19060781A patent/JPS5893276A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226957A (ja) * | 1985-04-01 | 1986-10-08 | Hitachi Ltd | 半導体装置 |
| JPS6336574A (ja) * | 1986-07-31 | 1988-02-17 | Hitachi Ltd | 薄膜トランジスタ |
| JPH02234438A (ja) * | 1989-03-08 | 1990-09-17 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
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