JPS60124971A - 電界効果形トランジスタ - Google Patents
電界効果形トランジスタInfo
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- JPS60124971A JPS60124971A JP23314583A JP23314583A JPS60124971A JP S60124971 A JPS60124971 A JP S60124971A JP 23314583 A JP23314583 A JP 23314583A JP 23314583 A JP23314583 A JP 23314583A JP S60124971 A JPS60124971 A JP S60124971A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8126—Thin film MESFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野 ・一
本発明は電界効果形トランジスタに関するものである。
従来例の構成とその問題点
従来、半導体集積回路(以下LSIと称する)の高速化
に対して多くの努力がはられれてきた。
に対して多くの努力がはられれてきた。
特にS OS (Silicon on 5apphi
re )基板ノーLに電界効果形トランジスタが作られ
たLSIが高速性において威力を発揮している。
re )基板ノーLに電界効果形トランジスタが作られ
たLSIが高速性において威力を発揮している。
しかしながら、SO3基板を用いた゛電界効果形トラン
ジスタでは、基板のサファイアとシリコンのエピタキシ
ャル層との界面で結晶欠陥が多く発生し、その電気特性
を悪くしている。さらに、SO8基板は価格がバルク、
シリコンに比ベテ高いという欠点を右している。
ジスタでは、基板のサファイアとシリコンのエピタキシ
ャル層との界面で結晶欠陥が多く発生し、その電気特性
を悪くしている。さらに、SO8基板は価格がバルク、
シリコンに比ベテ高いという欠点を右している。
発明の目的
本発明は、このような従来の問題を解消し、良質の絶縁
基板の」−に形成されたシリコン、エピタキシャル層を
有する電界効果形トランジスタを提供しようとするもの
である。
基板の」−に形成されたシリコン、エピタキシャル層を
有する電界効果形トランジスタを提供しようとするもの
である。
発明の構成
1−記1」的達成のために、本発明の電界効果形トラン
ジスタは表面に高抵抗層を有する半導体基板1−に、こ
の晶41L抗層と同種の材料で形成されたエピタキシャ
ル層と、このエピタキシャル層をチャネルと17たもの
である。
ジスタは表面に高抵抗層を有する半導体基板1−に、こ
の晶41L抗層と同種の材料で形成されたエピタキシャ
ル層と、このエピタキシャル層をチャネルと17たもの
である。
実施例の説明
第1図は本発明の第1実施例を示したものである。まず
、通阜のn形シリコン基板lの表面に酸素イオンを約1
xlOドーズ程度イオン注入し、900°Cの熱処理工
程を行ない、酸素原子の活性化を行なう。このようにし
て、シリコン基板lの表面に高濃度の酸素注入層を形成
する。この高濃度酸素注入層は酸化11Qのような性質
を有し。
、通阜のn形シリコン基板lの表面に酸素イオンを約1
xlOドーズ程度イオン注入し、900°Cの熱処理工
程を行ない、酸素原子の活性化を行なう。このようにし
て、シリコン基板lの表面に高濃度の酸素注入層を形成
する。この高濃度酸素注入層は酸化11Qのような性質
を有し。
極めて高抵抗(比抵抗がlOJΩcI11以上)の絶縁
層となる。次に通゛畠の気相エピタキシャル法を用いて
所定の比抵抗と厚さをイjするエピタキシャル層3を形
成する。
層となる。次に通゛畠の気相エピタキシャル法を用いて
所定の比抵抗と厚さをイjするエピタキシャル層3を形
成する。
本実施例では、エピタキシャル層3はn形で、不純物濃
度がl O” X −10”ca+−’、厚さはlJt
mである。次にショットキ接合を形成するために白金(
P t)を蒸着し、パターン形成を行ない、ゲート電極
4を形成する。続いて減圧CVD法を用いて、窒化硅素
11り(又はボリンリコン膜)5を全面に蒸着し、この
後、反応性イオンエンチングV、により1−記薄膜をエ
ツチングすると表面からの膜厚の差に応して、第1図の
ようにPtゲ−1・゛電極4の側面にのみ窒化硅素膜5
を残すことができる。次にソース、ドレイン領域を形成
するために、ゲート電極4及び窒化硅素膜5を注入防止
膜として自己整合的にポロンをイオン注入して高濃度n
形層6を形成する。
度がl O” X −10”ca+−’、厚さはlJt
mである。次にショットキ接合を形成するために白金(
P t)を蒸着し、パターン形成を行ない、ゲート電極
4を形成する。続いて減圧CVD法を用いて、窒化硅素
11り(又はボリンリコン膜)5を全面に蒸着し、この
後、反応性イオンエンチングV、により1−記薄膜をエ
ツチングすると表面からの膜厚の差に応して、第1図の
ようにPtゲ−1・゛電極4の側面にのみ窒化硅素膜5
を残すことができる。次にソース、ドレイン領域を形成
するために、ゲート電極4及び窒化硅素膜5を注入防止
膜として自己整合的にポロンをイオン注入して高濃度n
形層6を形成する。
、1−記のようにして作製されたショットキゲート電界
効果形トランジスタは、基板lとチャネル領域としての
エピタキシャル層3が絶縁層としての酸素注入層2によ
って分離されているため、基板1と各電極との間の容量
が極めて小さくなり、素f−の高速化が実現できるとと
もに、絶縁層とエピタキシャル層が同種の材料で出来る
ため、その界面状態が良好で、電気特性が優れている。
効果形トランジスタは、基板lとチャネル領域としての
エピタキシャル層3が絶縁層としての酸素注入層2によ
って分離されているため、基板1と各電極との間の容量
が極めて小さくなり、素f−の高速化が実現できるとと
もに、絶縁層とエピタキシャル層が同種の材料で出来る
ため、その界面状態が良好で、電気特性が優れている。
次に、本発明の第2実施例について第2図で説明する。
巾[界効果形トランジスタは、前述の第1の実施例と同
様にし、基板l」−に高抵抗層2を形成し、その1に不
純物濃度1×lO〜5XlOCIO−’、厚さ1μmの
P型エピタキシャル層3を形成する。このようにエピタ
キシャル層3を形成した後、ケート醇化膜とポリシリコ
ンllClをそれぞれ、80〇八、4000への厚さで
成長させる。
様にし、基板l」−に高抵抗層2を形成し、その1に不
純物濃度1×lO〜5XlOCIO−’、厚さ1μmの
P型エピタキシャル層3を形成する。このようにエピタ
キシャル層3を形成した後、ケート醇化膜とポリシリコ
ンllClをそれぞれ、80〇八、4000への厚さで
成長させる。
このポリシリコン・膜に高濃度のリンを拡散したのち、
パターンの形成をイー■ない、ゲート電極7を形成する
。次に、ケート電極7を注入vJIf二II!Jにして
砒素イオンをイオン住人法を用いて?]入し高濃度n形
領域8を形成する。注入条件としては、■×j− 101・−ス、加速′市川は40 KeVを用いた。次
に、8000ΔのJ’/さのリン、1・−プ酸化膜9を
ノ!j :/’i L、ソースとトレイン領域のコンタ
クト窓を開孔し、アルミk 鼻Rして、ノース、トレイ
ン′を極lOを形成Vる。
パターンの形成をイー■ない、ゲート電極7を形成する
。次に、ケート電極7を注入vJIf二II!Jにして
砒素イオンをイオン住人法を用いて?]入し高濃度n形
領域8を形成する。注入条件としては、■×j− 101・−ス、加速′市川は40 KeVを用いた。次
に、8000ΔのJ’/さのリン、1・−プ酸化膜9を
ノ!j :/’i L、ソースとトレイン領域のコンタ
クト窓を開孔し、アルミk 鼻Rして、ノース、トレイ
ン′を極lOを形成Vる。
次に、本発明の第3実施例について、第3図で説明する
。前記゛実施例2と同様に基板LLに高低抗層2を形成
し、その上にP型エピタキンヤル層3を形成する。7は
ゲート電極、8は高濃度n形層域、9はリン、トープ酸
化膜、IOはソース、I・レイン電極をボす。この例で
はP型エピタキシャル層3が選択的に高抵抗層2に達す
る深さまで酸化されて、醇化成分#層11か形成され、
この酸化膜分離層IIで囲まれた島領域の中に絶縁ケ−
1・電界効果形I・ランジスタが形成されている。
。前記゛実施例2と同様に基板LLに高低抗層2を形成
し、その上にP型エピタキンヤル層3を形成する。7は
ゲート電極、8は高濃度n形層域、9はリン、トープ酸
化膜、IOはソース、I・レイン電極をボす。この例で
はP型エピタキシャル層3が選択的に高抵抗層2に達す
る深さまで酸化されて、醇化成分#層11か形成され、
この酸化膜分離層IIで囲まれた島領域の中に絶縁ケ−
1・電界効果形I・ランジスタが形成されている。
発明の効果
木発明電界効果形トランジスタでは基板とチャネル領域
のエピタキシャル層が絶縁層としての酸素注入層によっ
て分離されているので、基板と各電極との間の容部5が
極めて小さくなり、素rの高速化が実現できるとともに
、絶縁層とエピタキシャル層か同種の材料で出来るため
、界面状態が良Ifで電気特性が優れる等の効果がある
。
のエピタキシャル層が絶縁層としての酸素注入層によっ
て分離されているので、基板と各電極との間の容部5が
極めて小さくなり、素rの高速化が実現できるとともに
、絶縁層とエピタキシャル層か同種の材料で出来るため
、界面状態が良Ifで電気特性が優れる等の効果がある
。
4.14面の筒中な説1!II
第1図は、本発明の第1実施例を示すショットキ接合ゲ
ー1電界効果形トランジスタの断面図。
ー1電界効果形トランジスタの断面図。
第2図は第2実施例を示す絶縁ゲート′市界効果形トラ
ンジスタの断面図、第3図は第3実施例を示す酸化膜に
よって分離された絶縁ゲート電界効果形トランジスタの
断面図である。
ンジスタの断面図、第3図は第3実施例を示す酸化膜に
よって分離された絶縁ゲート電界効果形トランジスタの
断面図である。
1・・・半導体基板 ?・・・高抵抗層3・・・エピタ
キシャル層 代理人 弁理士 大 島 −・ 公
キシャル層 代理人 弁理士 大 島 −・ 公
Claims (4)
- (1)表面に高ノIL抗層を有する半導体基板上に。 この高11!、抗層と同種の材料で形成されたエピタキ
シャル層と、このエピタキシャル層をチャネルとしたこ
とを特徴する電界効果形トランジスタ。 - (2)電界効果形トランジスタとして、ショットキ接合
゛屯界効果形トランジスタとした特許請求の範囲第1項
記載の電界効果形トランジスタ。 - (3)電界効果形トランジスタとして、絶縁ゲート電界
効果形I・ランジスタとした特許請求の範囲第1ダ1記
載の゛電界効果形トランジスタ。 - (4)エピタキシャル層として、基板−ヒで酸化膜によ
り分離された島領域に形成されたエピタキシャル層を用
いた特許請求の範囲第1項記載の電界効果形トランジス
タ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23314583A JPS60124971A (ja) | 1983-12-10 | 1983-12-10 | 電界効果形トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23314583A JPS60124971A (ja) | 1983-12-10 | 1983-12-10 | 電界効果形トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60124971A true JPS60124971A (ja) | 1985-07-04 |
Family
ID=16950424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23314583A Pending JPS60124971A (ja) | 1983-12-10 | 1983-12-10 | 電界効果形トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60124971A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5521465A (en) * | 1978-08-02 | 1980-02-15 | Zenitakagumi:Kk | Stabilized liquid method |
JPS5752167A (en) * | 1980-09-16 | 1982-03-27 | Nippon Telegr & Teleph Corp <Ntt> | Insulated gate type field effect transistor and manufacture thereof |
-
1983
- 1983-12-10 JP JP23314583A patent/JPS60124971A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5521465A (en) * | 1978-08-02 | 1980-02-15 | Zenitakagumi:Kk | Stabilized liquid method |
JPS5752167A (en) * | 1980-09-16 | 1982-03-27 | Nippon Telegr & Teleph Corp <Ntt> | Insulated gate type field effect transistor and manufacture thereof |
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