JPH06151854A - Ｓｏｉ型ｍｏｓトランジスタの製造方法 - Google Patents
Ｓｏｉ型ｍｏｓトランジスタの製造方法Info
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- JPH06151854A JPH06151854A JP32115792A JP32115792A JPH06151854A JP H06151854 A JPH06151854 A JP H06151854A JP 32115792 A JP32115792 A JP 32115792A JP 32115792 A JP32115792 A JP 32115792A JP H06151854 A JPH06151854 A JP H06151854A
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Abstract
(57)【要約】
【目的】 ＳＯＩ型ＭＯＳトランジスタの製造工程を簡
略化し、低コスト化する。 【構成】 ＳＯＩ構造を構成する単結晶シリコン薄膜へ
のしきい値電圧調整のための不純物導入工程を省略し、
ＳＯＩ型ＭＯＳトランジスタのしきい値電圧の制御は、
ゲート電極１５を構成するシリサイドの金属種を変更す
ることで行う。
略化し、低コスト化する。 【構成】 ＳＯＩ構造を構成する単結晶シリコン薄膜へ
のしきい値電圧調整のための不純物導入工程を省略し、
ＳＯＩ型ＭＯＳトランジスタのしきい値電圧の制御は、
ゲート電極１５を構成するシリサイドの金属種を変更す
ることで行う。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁体上に単結晶シリ
コン層を有するＳＯＩ（Silicon On Insulator) 構造の
基板を用いたＳＯＩ型ＭＯＳトランジスタの製造方法に
関するものである。
コン層を有するＳＯＩ（Silicon On Insulator) 構造の
基板を用いたＳＯＩ型ＭＯＳトランジスタの製造方法に
関するものである。
【０００２】
【従来の技術】ＳＯＩ構造の表面単結晶シリコン層（以
下、単に「ＳＯＩ」と称する。）にＭＯＳトランジスタ
を形成すると、バルクの単結晶シリコン基板にＭＯＳト
ランジスタを形成した場合と比較して、接合容量の減
少、素子間分離耐圧の向上、寄生サイリスタのターンオ
ン即ちラッチアップの防止等の効果によって、回路動作
速度、集積度、更には、ソフトエラーに対する耐性が向
上する。
下、単に「ＳＯＩ」と称する。）にＭＯＳトランジスタ
を形成すると、バルクの単結晶シリコン基板にＭＯＳト
ランジスタを形成した場合と比較して、接合容量の減
少、素子間分離耐圧の向上、寄生サイリスタのターンオ
ン即ちラッチアップの防止等の効果によって、回路動作
速度、集積度、更には、ソフトエラーに対する耐性が向
上する。
【０００３】ところで、このＳＯＩに形成されたＭＯＳ
トランジスタ（本発明において、「ＳＯＩ型ＭＯＳトラ
ンジスタ」と称する。）のしきい値電圧は、多くのトラ
ンジスタによって構成される集積回路におけるノイズ・
マージン、消費電力、伝搬速度等の諸特性により決定さ
れるが、今後の動向をも含めて考察すると、ｎチャネル
ＳＯＩ型ＭＯＳトランジスタでは０．３〜０．８Ｖ、ｐ
チャネルＳＯＩ型ＭＯＳトランジスタでは−０．３〜−
０．８Ｖという比較的狭い範囲の値が要求される。
トランジスタ（本発明において、「ＳＯＩ型ＭＯＳトラ
ンジスタ」と称する。）のしきい値電圧は、多くのトラ
ンジスタによって構成される集積回路におけるノイズ・
マージン、消費電力、伝搬速度等の諸特性により決定さ
れるが、今後の動向をも含めて考察すると、ｎチャネル
ＳＯＩ型ＭＯＳトランジスタでは０．３〜０．８Ｖ、ｐ
チャネルＳＯＩ型ＭＯＳトランジスタでは−０．３〜−
０．８Ｖという比較的狭い範囲の値が要求される。
【０００４】このＳＯＩ型ＭＯＳトランジスタのしきい
値電圧を制御する方法としては、不純物のイオン注入で
ＳＯＩ中の不純物濃度を調整したり（例えば、特開平２
−９０４４４号公報）、ゲート電極を多結晶シリコンで
形成し、その多結晶シリコンの不純物濃度を調整する方
法がある（例えば、特開平１−２８６３６６号公報）。
値電圧を制御する方法としては、不純物のイオン注入で
ＳＯＩ中の不純物濃度を調整したり（例えば、特開平２
−９０４４４号公報）、ゲート電極を多結晶シリコンで
形成し、その多結晶シリコンの不純物濃度を調整する方
法がある（例えば、特開平１−２８６３６６号公報）。
【０００５】
【発明が解決しようとする課題】ところが、上記の何れ
の方法においても、ＳＯＩ構造を形成した後にＳＯＩ型
ＭＯＳトランジスタのしきい値電圧を制御するための不
純物導入工程が必要であり、このため、不純物導入のた
めのイオン注入工程や熱処理工程及びそれらに伴うホト
リソグラフィ工程等の多くの工程を行う必要があった。
そして、この結果、製造工程が複雑化し、コストが増大
するという問題があった。
の方法においても、ＳＯＩ構造を形成した後にＳＯＩ型
ＭＯＳトランジスタのしきい値電圧を制御するための不
純物導入工程が必要であり、このため、不純物導入のた
めのイオン注入工程や熱処理工程及びそれらに伴うホト
リソグラフィ工程等の多くの工程を行う必要があった。
そして、この結果、製造工程が複雑化し、コストが増大
するという問題があった。
【０００６】そこで、本発明の目的は、しきい値電圧調
整のための不純物導入を行わず、簡略化した製造工程に
よりＳＯＩ型ＭＯＳトランジスタを製造することができ
る方法を提供することである。
整のための不純物導入を行わず、簡略化した製造工程に
よりＳＯＩ型ＭＯＳトランジスタを製造することができ
る方法を提供することである。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、絶縁体上に形成された単結晶シリ
コン層にＭＯＳトランジスタが形成されるＳＯＩ型ＭＯ
Ｓトランジスタの製造方法において、前記ＭＯＳトラン
ジスタのゲート電極をシリサイドを主体として構成し、
そのＭＯＳトランジスタのしきい値電圧調整のための前
記単結晶シリコン層への不純物導入工程を省略する。
ために、本発明では、絶縁体上に形成された単結晶シリ
コン層にＭＯＳトランジスタが形成されるＳＯＩ型ＭＯ
Ｓトランジスタの製造方法において、前記ＭＯＳトラン
ジスタのゲート電極をシリサイドを主体として構成し、
そのＭＯＳトランジスタのしきい値電圧調整のための前
記単結晶シリコン層への不純物導入工程を省略する。
【０００８】本発明において、好ましくは、前記ＭＯＳ
トランジスタのゲート電極を構成するシリサイドの金属
種を選定することにより前記ＭＯＳトランジスタのしき
い値電圧を調整する。
トランジスタのゲート電極を構成するシリサイドの金属
種を選定することにより前記ＭＯＳトランジスタのしき
い値電圧を調整する。
【０００９】
【作用】本発明のＳＯＩ型ＭＯＳトランジスタの製造方
法では、ＭＯＳトランジスタのしきい値電圧を制御する
ための不純物導入工程を省略し、しきい値電圧の制御
は、ゲート電極を構成するシリサイドの金属種を選定す
ることにより行う。従って、製造工程が簡略化し、低コ
スト化を達成することができる。
法では、ＭＯＳトランジスタのしきい値電圧を制御する
ための不純物導入工程を省略し、しきい値電圧の制御
は、ゲート電極を構成するシリサイドの金属種を選定す
ることにより行う。従って、製造工程が簡略化し、低コ
スト化を達成することができる。
【００１０】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００１１】図１（ａ）は、ＳＯＩ構造の基板に形成さ
れたＭＯＳトランジスタを模式的に示したものである。
このＳＯＩ型ＭＯＳトランジスタでは、シリコン基板１
１の上に絶縁膜１２を介して単結晶シリコン薄膜（ＳＯ
Ｉ）１３が形成され、このＳＯＩ１３の上にゲート絶縁
膜１４を介してゲート電極１５が形成されている。そし
て、このゲート電極１５の両側のＳＯＩ１３中に、夫
々、ソース／ドレイン１６、１７を構成する拡散層が形
成され、これらのソース／ドレイン１６、１７の間がチ
ャネル領域１８になっている。
れたＭＯＳトランジスタを模式的に示したものである。
このＳＯＩ型ＭＯＳトランジスタでは、シリコン基板１
１の上に絶縁膜１２を介して単結晶シリコン薄膜（ＳＯ
Ｉ）１３が形成され、このＳＯＩ１３の上にゲート絶縁
膜１４を介してゲート電極１５が形成されている。そし
て、このゲート電極１５の両側のＳＯＩ１３中に、夫
々、ソース／ドレイン１６、１７を構成する拡散層が形
成され、これらのソース／ドレイン１６、１７の間がチ
ャネル領域１８になっている。
【００１２】このＳＯＩ構造の基板は、単結晶シリコン
基板１１上に形成した絶縁膜１２の上に多結晶シリコン
薄膜を形成し、この多結晶シリコン薄膜をレーザーや電
子ビームを用いて溶融及び再結晶化させてＳＯＩ１３を
形成する方法、絶縁膜１２を構成する酸化膜で覆われた
単結晶シリコン基板を別の単結晶シリコン基板１１と貼
り合わせた後に前者のシリコン基板を研磨してＳＯＩ１
３にする方法、或いは、ＳＩＭＯＸ（Separation by Im
planted Oxygen) 法を用いて形成することができる。
基板１１上に形成した絶縁膜１２の上に多結晶シリコン
薄膜を形成し、この多結晶シリコン薄膜をレーザーや電
子ビームを用いて溶融及び再結晶化させてＳＯＩ１３を
形成する方法、絶縁膜１２を構成する酸化膜で覆われた
単結晶シリコン基板を別の単結晶シリコン基板１１と貼
り合わせた後に前者のシリコン基板を研磨してＳＯＩ１
３にする方法、或いは、ＳＩＭＯＸ（Separation by Im
planted Oxygen) 法を用いて形成することができる。
【００１３】まず、本発明を案出するに至った経緯を、
図１及び図２を参照して説明する。
図１及び図２を参照して説明する。
【００１４】ＳＯＩ１３中の電荷をシート電荷で近似す
ると、図１（ａ）のＳＯＩ型ＭＯＳトランジスタのしき
い値電圧Ｖthは、
ると、図１（ａ）のＳＯＩ型ＭＯＳトランジスタのしき
い値電圧Ｖthは、
【００１５】
【数１】
【００１６】と表される。
【００１７】ここで、φmfとφmbは、夫々、シリコンの
真性フェルミ順位を基準としたゲート電極材料と基板材
料の仕事関数差、Ｃfox とＣbox は、夫々、ゲート絶縁
膜１４と絶縁膜１２により形成される単位面積当たりの
静電容量、Ｖb は基板電位、Ｎ及びｔsiは、夫々、ＳＯ
Ｉ１３の不純物濃度及び膜厚であり、ｎi はシリコンの
真性キャリア濃度である。また、βは、ｑ／ｋＴで表さ
れる量で、ｑは電子電荷量、ｋはボルツマン定数、Ｔは
絶対温度である。
真性フェルミ順位を基準としたゲート電極材料と基板材
料の仕事関数差、Ｃfox とＣbox は、夫々、ゲート絶縁
膜１４と絶縁膜１２により形成される単位面積当たりの
静電容量、Ｖb は基板電位、Ｎ及びｔsiは、夫々、ＳＯ
Ｉ１３の不純物濃度及び膜厚であり、ｎi はシリコンの
真性キャリア濃度である。また、βは、ｑ／ｋＴで表さ
れる量で、ｑは電子電荷量、ｋはボルツマン定数、Ｔは
絶対温度である。
【００１８】図２に、ＳＯＩ１３の膜厚を４０ｎｍ、ゲ
ート絶縁膜１４の膜厚を１５ｎｍ、絶縁膜１２の膜厚を
４４０ｎｍとした場合のＳＯＩ１３のｐ型不純物濃度と
しきい値電圧の関係を示す。同図において、上方の曲線
が高濃度（１×１０20ｃｍ-3以上）のｐ型の多結晶シリ
コンからなるゲート電極１５を用いた場合、下方の曲線
が高濃度のｎ型の多結晶シリコンからなるゲート電極１
５を用いた場合を夫々示している。
ート絶縁膜１４の膜厚を１５ｎｍ、絶縁膜１２の膜厚を
４４０ｎｍとした場合のＳＯＩ１３のｐ型不純物濃度と
しきい値電圧の関係を示す。同図において、上方の曲線
が高濃度（１×１０20ｃｍ-3以上）のｐ型の多結晶シリ
コンからなるゲート電極１５を用いた場合、下方の曲線
が高濃度のｎ型の多結晶シリコンからなるゲート電極１
５を用いた場合を夫々示している。
【００１９】同図から明らかなように、ＳＯＩ１３の不
純物濃度が１×１０17ｃｍ-3以下の場合には、しきい値
電圧はＳＯＩ１３の不純物濃度の変化によらずほぼ一定
である。従って、しきい値電圧が他の方法で制御可能で
あれば、このＳＯＩ１３へのしきい値電圧制御のための
不純物導入工程を省略し、このＳＯＩ１３の不純物濃度
を例えば１×１０17ｃｍ-3以下の範囲のままで用いる方
が、ＳＯＩ１３の不純物濃度の不測の変化によるしきい
値電圧の変動幅が小さく、且つ、製造工程が簡略化され
てコスト的にも望ましいことが分かる。
純物濃度が１×１０17ｃｍ-3以下の場合には、しきい値
電圧はＳＯＩ１３の不純物濃度の変化によらずほぼ一定
である。従って、しきい値電圧が他の方法で制御可能で
あれば、このＳＯＩ１３へのしきい値電圧制御のための
不純物導入工程を省略し、このＳＯＩ１３の不純物濃度
を例えば１×１０17ｃｍ-3以下の範囲のままで用いる方
が、ＳＯＩ１３の不純物濃度の不測の変化によるしきい
値電圧の変動幅が小さく、且つ、製造工程が簡略化され
てコスト的にも望ましいことが分かる。
【００２０】ＳＯＩ１３の不純物濃度を調整する方法を
用いない場合には、ＳＯＩ型ＭＯＳトランジスタのしき
い値電圧は、ゲート電極１５を構成する材料の仕事関数
により制御することが望ましい。
用いない場合には、ＳＯＩ型ＭＯＳトランジスタのしき
い値電圧は、ゲート電極１５を構成する材料の仕事関数
により制御することが望ましい。
【００２１】しかしながら、ゲート電極１５を多結晶シ
リコンで形成し、その多結晶シリコンの不純物濃度を調
整する方法では、通常、その不純物濃度の調整をイオン
注入や拡散によって行うため、不純物濃度を精確に制御
することが困難である。
リコンで形成し、その多結晶シリコンの不純物濃度を調
整する方法では、通常、その不純物濃度の調整をイオン
注入や拡散によって行うため、不純物濃度を精確に制御
することが困難である。
【００２２】従って、本発明においてはゲート電極１５
をシリサイドで構成し、このシリサイドを構成する金属
の種類を選定することによりしきい値電圧を制御する方
法を用いる。
をシリサイドで構成し、このシリサイドを構成する金属
の種類を選定することによりしきい値電圧を制御する方
法を用いる。
【００２３】図１（ｂ）に、ｐ型不純物濃度が１．５×
１０15ｃｍ-3であるＳＯＩ１３と種々のシリサイドから
なるゲート電極１５とで構成したｎチャネルＳＯＩ型Ｍ
ＯＳトランジスタのしきい値電圧を示す。同図から明ら
かなように、ＭｏＳｉ2 、ＴｉＳｉ2 、ＴａＳｉ2 、Ｎ
ｉＳｉ、Ｐｔ2 Ｓｉを用いると、０．４〜０．７Ｖの範
囲でしきい値電圧を調整可能なことが分かる。即ち、シ
リサイドは、それを構成する金属の種類によって仕事関
数が異なるため、その金属の種類を選定することによ
り、しきい値電圧の制御が可能である。なお、これらの
金属は複合して用いてもよい。
１０15ｃｍ-3であるＳＯＩ１３と種々のシリサイドから
なるゲート電極１５とで構成したｎチャネルＳＯＩ型Ｍ
ＯＳトランジスタのしきい値電圧を示す。同図から明ら
かなように、ＭｏＳｉ2 、ＴｉＳｉ2 、ＴａＳｉ2 、Ｎ
ｉＳｉ、Ｐｔ2 Ｓｉを用いると、０．４〜０．７Ｖの範
囲でしきい値電圧を調整可能なことが分かる。即ち、シ
リサイドは、それを構成する金属の種類によって仕事関
数が異なるため、その金属の種類を選定することによ
り、しきい値電圧の制御が可能である。なお、これらの
金属は複合して用いてもよい。
【００２４】以上の説明はｎチャネルＳＯＩ型ＭＯＳト
ランジスタのしきい値電圧についてのものであるが、ｐ
チャネルＳＯＩ型ＭＯＳトランジスタのしきい値電圧に
ついても同様の手法を用いることができる。
ランジスタのしきい値電圧についてのものであるが、ｐ
チャネルＳＯＩ型ＭＯＳトランジスタのしきい値電圧に
ついても同様の手法を用いることができる。
【００２５】次に、本発明を適用した一実施例によるｎ
チャネルＳＯＩ型ＭＯＳトランジスタの製造工程を図３
及び図４を参照して説明する。
チャネルＳＯＩ型ＭＯＳトランジスタの製造工程を図３
及び図４を参照して説明する。
【００２６】まず、図３（ａ）に示すように、ＳＩＭＯ
Ｘ法を用い、膜厚が４４０ｎｍの酸化シリコン膜２１を
シリコン基板１１中に埋め込み形成して、膜厚が７０ｎ
ｍのＳＯＩ１３を形成する。なお、シリコン基板１１中
の不純物濃度は９×１０14ｃｍ-3である。
Ｘ法を用い、膜厚が４４０ｎｍの酸化シリコン膜２１を
シリコン基板１１中に埋め込み形成して、膜厚が７０ｎ
ｍのＳＯＩ１３を形成する。なお、シリコン基板１１中
の不純物濃度は９×１０14ｃｍ-3である。
【００２７】次に、図３（ｂ）に示すように、膜厚が２
５ｎｍのパッド用の酸化シリコン膜２２を熱酸化により
ＳＯＩ１３の表面に形成し、続いて、膜厚が８０ｎｍの
窒化シリコン膜２３をＣＶＤ法により酸化シリコン膜２
２の上に堆積させる。そして、ホトリソグラフィ及びエ
ッチングにより、素子形成領域以外の領域の窒化シリコ
ン膜２３を除去する。なお、酸化シリコン膜２２と窒化
シリコン膜２３は、シリコン基板１１の裏面にも形成さ
れる。
５ｎｍのパッド用の酸化シリコン膜２２を熱酸化により
ＳＯＩ１３の表面に形成し、続いて、膜厚が８０ｎｍの
窒化シリコン膜２３をＣＶＤ法により酸化シリコン膜２
２の上に堆積させる。そして、ホトリソグラフィ及びエ
ッチングにより、素子形成領域以外の領域の窒化シリコ
ン膜２３を除去する。なお、酸化シリコン膜２２と窒化
シリコン膜２３は、シリコン基板１１の裏面にも形成さ
れる。
【００２８】この後、窒化シリコン膜２３を耐酸化膜と
したウェット酸化により、ＳＯＩ１３のうちで窒化シリ
コン膜２２が除去された領域のＳＯＩ１３を、酸化シリ
コン膜２１に達する深さまで酸化し、この領域に酸化シ
リコン膜２４を形成する。この結果、ＳＯＩ型ＭＯＳト
ランジスタを形成すべきＳＯＩ１３の素子形成領域が、
酸化シリコン膜２１と２４に囲まれ、シリコン基板１１
及び他の素子形成領域から電気的に絶縁された状態にな
る。
したウェット酸化により、ＳＯＩ１３のうちで窒化シリ
コン膜２２が除去された領域のＳＯＩ１３を、酸化シリ
コン膜２１に達する深さまで酸化し、この領域に酸化シ
リコン膜２４を形成する。この結果、ＳＯＩ型ＭＯＳト
ランジスタを形成すべきＳＯＩ１３の素子形成領域が、
酸化シリコン膜２１と２４に囲まれ、シリコン基板１１
及び他の素子形成領域から電気的に絶縁された状態にな
る。
【００２９】次に、図３（ｃ）に示すように、ＳＯＩ１
３上及びシリコン基板１１の裏面の窒化シリコン膜２３
をドライエッチングにより除去し、続いて、ＳＯＩ１３
上及びシリコン基板１１の裏面の酸化シリコン膜２２を
ウェットエッチングにより除去する。
３上及びシリコン基板１１の裏面の窒化シリコン膜２３
をドライエッチングにより除去し、続いて、ＳＯＩ１３
上及びシリコン基板１１の裏面の酸化シリコン膜２２を
ウェットエッチングにより除去する。
【００３０】次に、図示は省略したが、犠牲酸化膜とし
て酸化シリコンを熱酸化法により２０ｎｍの膜厚に形成
し、この犠牲酸化後、ＳＯＩ１３中の不純物濃度を調整
せず、この犠牲酸化膜をウェットエッチングにより除去
する。
て酸化シリコンを熱酸化法により２０ｎｍの膜厚に形成
し、この犠牲酸化後、ＳＯＩ１３中の不純物濃度を調整
せず、この犠牲酸化膜をウェットエッチングにより除去
する。
【００３１】次に、ゲート絶縁膜１４として、膜厚が１
５ｎｍの酸化シリコン膜をドライ酸化によりＳＯＩ１３
の表面に形成する。
５ｎｍの酸化シリコン膜をドライ酸化によりＳＯＩ１３
の表面に形成する。
【００３２】次に、図３（ｄ）に示すように、膜厚が１
５０ｎｍでアンドーピングの多結晶シリコン膜２５と、
膜厚が２５ｎｍのＬＴＯ膜２６と、膜厚が８０ｎｍでチ
ャネリング防止用の窒化シリコン膜（図示せず）とを、
ＬＰＣＶＤ法により連続的に堆積させ、ホトリソグラフ
ィ及びエッチングにより、これらの膜をゲート電極のパ
ターンに加工する。
５０ｎｍでアンドーピングの多結晶シリコン膜２５と、
膜厚が２５ｎｍのＬＴＯ膜２６と、膜厚が８０ｎｍでチ
ャネリング防止用の窒化シリコン膜（図示せず）とを、
ＬＰＣＶＤ法により連続的に堆積させ、ホトリソグラフ
ィ及びエッチングにより、これらの膜をゲート電極のパ
ターンに加工する。
【００３３】次に、この多結晶シリコン膜２５等をマス
クとして用いたセルフアライン法により、ｎチャネルＳ
ＯＩ型ＭＯＳトランジスタを形成すべき領域のＳＯＩ１
３にヒ素を５０ｋｅＶの加速電圧で２×１０14ｃｍ-2だ
けイオン注入する。そして、多結晶シリコン膜２５上の
窒化シリコン膜を除去した後、窒素雰囲気中で９００
℃、１５分間の熱処理を行い、ＳＯＩ１３中の不純物を
活性化させて、ソース／ドレイン１６、１７とこれらの
間のチャネル領域１８を形成する。
クとして用いたセルフアライン法により、ｎチャネルＳ
ＯＩ型ＭＯＳトランジスタを形成すべき領域のＳＯＩ１
３にヒ素を５０ｋｅＶの加速電圧で２×１０14ｃｍ-2だ
けイオン注入する。そして、多結晶シリコン膜２５上の
窒化シリコン膜を除去した後、窒素雰囲気中で９００
℃、１５分間の熱処理を行い、ＳＯＩ１３中の不純物を
活性化させて、ソース／ドレイン１６、１７とこれらの
間のチャネル領域１８を形成する。
【００３４】次に、図４（ａ）に示すように、膜厚が２
５０ｎｍでアンドーピングのＬＴＯ膜を全面に堆積さ
せ、このＬＴＯ膜と多結晶シリコン膜２５上のＬＴＯ膜
２６を異方性エッチングして、ＬＴＯ膜からなるスペー
サ２７を多結晶シリコン膜２５の側壁に形成する。
５０ｎｍでアンドーピングのＬＴＯ膜を全面に堆積さ
せ、このＬＴＯ膜と多結晶シリコン膜２５上のＬＴＯ膜
２６を異方性エッチングして、ＬＴＯ膜からなるスペー
サ２７を多結晶シリコン膜２５の側壁に形成する。
【００３５】次に、図４（ｂ）に示すように、膜厚が８
０ｎｍのＴｉ膜（図示せず）を全面に堆積させた後、６
００℃の窒素雰囲気中で熱処理することにより、ゲート
電極１５を構成する多結晶シリコン膜をシリサイドであ
るＴｉＳｉ2 にするとともに、ソース／ドレイン１６、
１７のうちでスペーサ２７よりも外側の領域もＴｉＳｉ
2 であるシリサイド領域３１、３２にする。
０ｎｍのＴｉ膜（図示せず）を全面に堆積させた後、６
００℃の窒素雰囲気中で熱処理することにより、ゲート
電極１５を構成する多結晶シリコン膜をシリサイドであ
るＴｉＳｉ2 にするとともに、ソース／ドレイン１６、
１７のうちでスペーサ２７よりも外側の領域もＴｉＳｉ
2 であるシリサイド領域３１、３２にする。
【００３６】この時、全面に堆積させたＴｉ膜のうちで
スペーサ２７及び酸化シリコン膜２４の上の部分はＴｉ
Ｓｉ2 にはならず、ＴｉＮになる。そこで、このＴｉＮ
膜を、硫酸と過酸化水素水の混合液によりエッチング除
去する。この後、８００℃の窒素雰囲気中で再度熱処理
し、シリサイド領域３１、３２を安定化する。
スペーサ２７及び酸化シリコン膜２４の上の部分はＴｉ
Ｓｉ2 にはならず、ＴｉＮになる。そこで、このＴｉＮ
膜を、硫酸と過酸化水素水の混合液によりエッチング除
去する。この後、８００℃の窒素雰囲気中で再度熱処理
し、シリサイド領域３１、３２を安定化する。
【００３７】次に、図４（ｃ）に示すように、膜厚が５
００ｎｍでアンドーピングのＬＴＯ膜３３を全面に堆積
させ、このＬＴＯ膜３３に、ゲート電極１５及びシリサ
イド領域３１、３２に夫々達するコンタクト孔３４を開
孔する。そして、バリアメタルである膜厚が６０ｎｍの
ＴｉＷ膜（図示せず）を堆積した後、膜厚が１μｍのア
ルミニウム膜を堆積させ、ホトリソグラフィ及びエッチ
ングにより、金属配線３５をパターン形成する。
００ｎｍでアンドーピングのＬＴＯ膜３３を全面に堆積
させ、このＬＴＯ膜３３に、ゲート電極１５及びシリサ
イド領域３１、３２に夫々達するコンタクト孔３４を開
孔する。そして、バリアメタルである膜厚が６０ｎｍの
ＴｉＷ膜（図示せず）を堆積した後、膜厚が１μｍのア
ルミニウム膜を堆積させ、ホトリソグラフィ及びエッチ
ングにより、金属配線３５をパターン形成する。
【００３８】以上のようにして製造した本実施例のｎチ
ャネルＳＯＩ型ＭＯＳトランジスタのしきい値電圧の平
均値は、０．４９Ｖであり、〔数１〕を使って計算した
理論値とよく一致した。
ャネルＳＯＩ型ＭＯＳトランジスタのしきい値電圧の平
均値は、０．４９Ｖであり、〔数１〕を使って計算した
理論値とよく一致した。
【００３９】
【発明の効果】本発明のＳＯＩ型ＭＯＳトランジスタの
製造方法では、絶縁体上に形成された単結晶シリコン層
へのしきい値電圧を制御するための不純物導入工程を省
略したので、製造工程の簡略化及び低コスト化を達成す
ることができる。
製造方法では、絶縁体上に形成された単結晶シリコン層
へのしきい値電圧を制御するための不純物導入工程を省
略したので、製造工程の簡略化及び低コスト化を達成す
ることができる。
【図１】（ａ）はＳＯＩ型ＭＯＳトランジスタの模式
図、（ｂ）はｐ型ＳＯＩと種々のシリサイドからなるゲ
ート電極で構成されたｎチャネルＳＯＩ型ＭＯＳトラン
ジスタのしきい値電圧を示すグラフである。
図、（ｂ）はｐ型ＳＯＩと種々のシリサイドからなるゲ
ート電極で構成されたｎチャネルＳＯＩ型ＭＯＳトラン
ジスタのしきい値電圧を示すグラフである。
【図２】ＳＯＩ中の不純物濃度とＳＯＩ型ＭＯＳトラン
ジスタのしきい値電圧との関係を示すグラフである。
ジスタのしきい値電圧との関係を示すグラフである。
【図３】本発明の一実施例によるＳＯＩ型ＭＯＳトラン
ジスタの製造工程を示す縦断面図である。
ジスタの製造工程を示す縦断面図である。
【図４】本発明の一実施例によるＳＯＩ型ＭＯＳトラン
ジスタの製造工程を示す縦断面図である。
ジスタの製造工程を示す縦断面図である。
１１ シリコン基板 １２ 絶縁膜 １３ 単結晶シリコン薄膜（ＳＯＩ） １４ ゲート絶縁膜 １５ ゲート電極 ２１ 酸化シリコン膜
Claims (2)
- 【請求項１】 絶縁体上に形成された単結晶シリコン層
にＭＯＳトランジスタが形成されるＳＯＩ型ＭＯＳトラ
ンジスタの製造方法において、 前記ＭＯＳトランジスタのゲート電極をシリサイドを主
体として構成し、そのＭＯＳトランジスタのしきい値電
圧調整のための前記単結晶シリコン層への不純物導入工
程を省略したことを特徴とするＳＯＩ型ＭＯＳトランジ
スタの製造方法。 - 【請求項２】 前記ゲート電極を構成するシリサイドの
金属種を選定することにより前記ＭＯＳトランジスタの
しきい値電圧を調整することを特徴とする請求項１に記
載のＳＯＩ型ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32115792A JPH06151854A (ja) | 1992-11-05 | 1992-11-05 | Ｓｏｉ型ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32115792A JPH06151854A (ja) | 1992-11-05 | 1992-11-05 | Ｓｏｉ型ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151854A true JPH06151854A (ja) | 1994-05-31 |
Family
ID=18129445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32115792A Pending JPH06151854A (ja) | 1992-11-05 | 1992-11-05 | Ｓｏｉ型ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151854A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424016B1 (en) * | 1996-05-24 | 2002-07-23 | Texas Instruments Incorporated | SOI DRAM having P-doped polysilicon gate for a memory pass transistor |
| KR100470832B1 (ko) * | 2002-08-12 | 2005-03-10 | 한국전자통신연구원 | 두께가 얇은 ｓｏｉ층을 이용한 쇼트키 장벽 관통트랜지스터 및 그 제조방법 |
| KR100777101B1 (ko) * | 2005-12-07 | 2007-11-19 | 한국전자통신연구원 | 낮은 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 |
-
1992
- 1992-11-05 JP JP32115792A patent/JPH06151854A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424016B1 (en) * | 1996-05-24 | 2002-07-23 | Texas Instruments Incorporated | SOI DRAM having P-doped polysilicon gate for a memory pass transistor |
| US6703673B2 (en) | 1996-05-24 | 2004-03-09 | Texas Instruments Incorporated | SOI DRAM having P-doped poly gate for a memory pass transistor |
| KR100470832B1 (ko) * | 2002-08-12 | 2005-03-10 | 한국전자통신연구원 | 두께가 얇은 ｓｏｉ층을 이용한 쇼트키 장벽 관통트랜지스터 및 그 제조방법 |
| KR100777101B1 (ko) * | 2005-12-07 | 2007-11-19 | 한국전자통신연구원 | 낮은 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010321 |