JPH06151855A - Ｓｏｉ型ｍｏｓトランジスタ - Google Patents
Ｓｏｉ型ｍｏｓトランジスタInfo
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- JPH06151855A JPH06151855A JP32115892A JP32115892A JPH06151855A JP H06151855 A JPH06151855 A JP H06151855A JP 32115892 A JP32115892 A JP 32115892A JP 32115892 A JP32115892 A JP 32115892A JP H06151855 A JPH06151855 A JP H06151855A
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- mos transistor
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Abstract
(57)【要約】
【目的】 しきい値電圧を精確に制御することができて
製造歩留りが高いＳＯＩ型ＭＯＳトランジスタを提供す
る。 【構成】 ＳＯＩ構造を構成する単結晶シリコン薄膜１
３の不純物濃度を１×１０17ｃｍ-3以下とするととも
に、ＭＯＳトランジスタのゲート電極１５をシリサイド
で形成し、このＭＯＳトランジスタのしきい値電圧の調
整は、ゲート電極１５のシリサイドを構成する金属の種
類並びに単結晶シリコン薄膜１３に導入する不純物の種
類及びその濃度（但し、１×１０17ｃｍ-3以下）によっ
て行う。
製造歩留りが高いＳＯＩ型ＭＯＳトランジスタを提供す
る。 【構成】 ＳＯＩ構造を構成する単結晶シリコン薄膜１
３の不純物濃度を１×１０17ｃｍ-3以下とするととも
に、ＭＯＳトランジスタのゲート電極１５をシリサイド
で形成し、このＭＯＳトランジスタのしきい値電圧の調
整は、ゲート電極１５のシリサイドを構成する金属の種
類並びに単結晶シリコン薄膜１３に導入する不純物の種
類及びその濃度（但し、１×１０17ｃｍ-3以下）によっ
て行う。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁体上に単結晶シリ
コン層を有するＳＯＩ（Silicon On Insulator) 構造の
基板を用いたＳＯＩ型ＭＯＳトランジスタに関するもの
である。
コン層を有するＳＯＩ（Silicon On Insulator) 構造の
基板を用いたＳＯＩ型ＭＯＳトランジスタに関するもの
である。
【０００２】
【従来の技術】ＳＯＩ構造の表面単結晶シリコン層（以
下、単に「ＳＯＩ」と称する。）にＭＯＳトランジスタ
を形成すると、バルクの単結晶シリコン基板にＭＯＳト
ランジスタを形成した場合と比較して、接合容量の減
少、素子間分離耐圧の向上、寄生サイリスタのターンオ
ン即ちラッチアップの防止等の効果によって、回路動作
速度、集積度、更には、ソフトエラーに対する耐性が向
上する。
下、単に「ＳＯＩ」と称する。）にＭＯＳトランジスタ
を形成すると、バルクの単結晶シリコン基板にＭＯＳト
ランジスタを形成した場合と比較して、接合容量の減
少、素子間分離耐圧の向上、寄生サイリスタのターンオ
ン即ちラッチアップの防止等の効果によって、回路動作
速度、集積度、更には、ソフトエラーに対する耐性が向
上する。
【０００３】ところで、このＳＯＩに形成されたＭＯＳ
トランジスタ（本発明において、「ＳＯＩ型ＭＯＳトラ
ンジスタ」と称する。）のしきい値電圧は、多くのトラ
ンジスタによって構成される集積回路におけるノイズ・
マージン、消費電力、伝搬速度等の諸特性により決定さ
れるが、今後の動向をも含めて考察すると、ｎチャネル
ＳＯＩ型ＭＯＳトランジスタでは０．３〜０．８Ｖ、ｐ
チャネルＳＯＩ型ＭＯＳトランジスタでは−０．３〜−
０．８Ｖという比較的狭い範囲の値が要求される。
トランジスタ（本発明において、「ＳＯＩ型ＭＯＳトラ
ンジスタ」と称する。）のしきい値電圧は、多くのトラ
ンジスタによって構成される集積回路におけるノイズ・
マージン、消費電力、伝搬速度等の諸特性により決定さ
れるが、今後の動向をも含めて考察すると、ｎチャネル
ＳＯＩ型ＭＯＳトランジスタでは０．３〜０．８Ｖ、ｐ
チャネルＳＯＩ型ＭＯＳトランジスタでは−０．３〜−
０．８Ｖという比較的狭い範囲の値が要求される。
【０００４】このＳＯＩ型ＭＯＳトランジスタのしきい
値電圧を制御する方法としては、通常のバルク単結晶シ
リコンにＭＯＳトランジスタを形成する場合と同様、不
純物のイオン注入でＳＯＩ中の不純物濃度を調整した
り、ゲート絶縁膜の材料として酸化シリコン以外の材料
を用いたりする方法がある（例えば、「ＣＭＯＳ ＶＬ
ＳＩ設計の原理−システムの視点から−」富沢孝、松山
泰男監訳、丸善、ｐ．３２）。また、ゲート電極を多結
晶シリコンで形成し、その多結晶シリコンの不純物濃度
を調整する方法もある（例えば、特開平１−２８６３６
６号公報）。
値電圧を制御する方法としては、通常のバルク単結晶シ
リコンにＭＯＳトランジスタを形成する場合と同様、不
純物のイオン注入でＳＯＩ中の不純物濃度を調整した
り、ゲート絶縁膜の材料として酸化シリコン以外の材料
を用いたりする方法がある（例えば、「ＣＭＯＳ ＶＬ
ＳＩ設計の原理−システムの視点から−」富沢孝、松山
泰男監訳、丸善、ｐ．３２）。また、ゲート電極を多結
晶シリコンで形成し、その多結晶シリコンの不純物濃度
を調整する方法もある（例えば、特開平１−２８６３６
６号公報）。
【０００５】
【発明が解決しようとする課題】ところが、不純物のイ
オン注入でＳＯＩ即ち基板表面の不純物濃度を調整する
方法は、バルク単結晶シリコンの場合には比較的有効で
あるが、ＳＯＩ構造の基板を用いた場合には、通常、Ｓ
ＯＩ中の不純物濃度が全体的に１×１０17ｃｍ-3よりも
大きくなってしまうため、そこに形成したＳＯＩ型ＭＯ
Ｓトランジスタのトランスコンダクタンスが低下した
り、後述する如く、そのしきい値電圧が、ＳＯＩ中の不
純物濃度やその層の厚み、ゲート絶縁膜の膜厚等に影響
される割合が大きくなり、製造時の不可避的な条件変動
によるしきい値電圧の不測の変化を防止することが困難
であった。
オン注入でＳＯＩ即ち基板表面の不純物濃度を調整する
方法は、バルク単結晶シリコンの場合には比較的有効で
あるが、ＳＯＩ構造の基板を用いた場合には、通常、Ｓ
ＯＩ中の不純物濃度が全体的に１×１０17ｃｍ-3よりも
大きくなってしまうため、そこに形成したＳＯＩ型ＭＯ
Ｓトランジスタのトランスコンダクタンスが低下した
り、後述する如く、そのしきい値電圧が、ＳＯＩ中の不
純物濃度やその層の厚み、ゲート絶縁膜の膜厚等に影響
される割合が大きくなり、製造時の不可避的な条件変動
によるしきい値電圧の不測の変化を防止することが困難
であった。
【０００６】また、ゲート絶縁膜の材料として酸化シリ
コン以外の材料を用いる方法は、その製造工程の複雑化
や困難化が避けられず、広範囲での実用化に問題があ
る。
コン以外の材料を用いる方法は、その製造工程の複雑化
や困難化が避けられず、広範囲での実用化に問題があ
る。
【０００７】更に、ゲート電極を多結晶シリコンで形成
し、その多結晶シリコンの不純物濃度を調整する方法で
は、通常、その不純物濃度の調整をイオン注入や拡散に
よって行うため、不純物濃度を低濃度域で精確に制御す
ることが困難であった。一方、制御の比較的容易な高濃
度域では、得られるしきい値電圧が、ｎチャネルＳＯＩ
型ＭＯＳトランジスタの場合、ｎ型のゲート電極では約
０Ｖ、ｐ型のゲート電極では約１Ｖになり、集積回路技
術で要求される値から外れてしまうという問題があっ
た。
し、その多結晶シリコンの不純物濃度を調整する方法で
は、通常、その不純物濃度の調整をイオン注入や拡散に
よって行うため、不純物濃度を低濃度域で精確に制御す
ることが困難であった。一方、制御の比較的容易な高濃
度域では、得られるしきい値電圧が、ｎチャネルＳＯＩ
型ＭＯＳトランジスタの場合、ｎ型のゲート電極では約
０Ｖ、ｐ型のゲート電極では約１Ｖになり、集積回路技
術で要求される値から外れてしまうという問題があっ
た。
【０００８】そこで、本発明の目的は、しきい値電圧を
所望の値に精確に制御することができて製造歩留りの高
いＳＯＩ型ＭＯＳトランジスタを提供することである。
所望の値に精確に制御することができて製造歩留りの高
いＳＯＩ型ＭＯＳトランジスタを提供することである。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、絶縁体上に形成された単結晶シリ
コン層にＭＯＳトランジスタが形成されるＳＯＩ型ＭＯ
Ｓトランジスタにおいて、前記単結晶シリコン層の不純
物濃度が１×１０17ｃｍ-3以下である。
ために、本発明では、絶縁体上に形成された単結晶シリ
コン層にＭＯＳトランジスタが形成されるＳＯＩ型ＭＯ
Ｓトランジスタにおいて、前記単結晶シリコン層の不純
物濃度が１×１０17ｃｍ-3以下である。
【００１０】本発明において、好ましくは、前記ＭＯＳ
トランジスタのゲート電極がシリサイドを主体として構
成されており、その際、前記シリサイドを構成する金属
の種類を選定することにより前記ＭＯＳトランジスタの
しきい値電圧が制御されている。
トランジスタのゲート電極がシリサイドを主体として構
成されており、その際、前記シリサイドを構成する金属
の種類を選定することにより前記ＭＯＳトランジスタの
しきい値電圧が制御されている。
【００１１】本発明において、更に好ましくは、前記シ
リサイドを構成する金属の種類と同時に、前記単結晶シ
リコン層に導入する不純物の種類及びその濃度を選定す
ることにより前記ＭＯＳトランジスタのしきい値電圧が
制御されている。
リサイドを構成する金属の種類と同時に、前記単結晶シ
リコン層に導入する不純物の種類及びその濃度を選定す
ることにより前記ＭＯＳトランジスタのしきい値電圧が
制御されている。
【００１２】
【作用】本発明のＳＯＩ型ＭＯＳトランジスタでは、表
面単結晶シリコン層（ＳＯＩ）の不純物濃度を１×１０
17ｃｍ-3以下としているので、主として製造時の条件変
動に起因するＳＯＩ中での不純物濃度やその層の厚み、
ゲート酸化膜の膜厚等の不測の変化によるしきい値電圧
の変動幅が小さい。
面単結晶シリコン層（ＳＯＩ）の不純物濃度を１×１０
17ｃｍ-3以下としているので、主として製造時の条件変
動に起因するＳＯＩ中での不純物濃度やその層の厚み、
ゲート酸化膜の膜厚等の不測の変化によるしきい値電圧
の変動幅が小さい。
【００１３】また、しきい値電圧の制御は、ゲート電極
にシリサイドを用い、そのシリサイドを構成する金属の
種類を選定すること並びにＳＯＩ中に導入する不純物の
種類及びその濃度（但し、１×１０17ｃｍ-3以下）を選
定することで行うので、しきい値電圧を容易且つ精確に
制御することが可能である。
にシリサイドを用い、そのシリサイドを構成する金属の
種類を選定すること並びにＳＯＩ中に導入する不純物の
種類及びその濃度（但し、１×１０17ｃｍ-3以下）を選
定することで行うので、しきい値電圧を容易且つ精確に
制御することが可能である。
【００１４】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００１５】図１（ａ）は、ＳＯＩ構造の基板に形成さ
れたＭＯＳトランジスタを模式的に示したものである。
このＳＯＩ型ＭＯＳトランジスタでは、シリコン基板１
１の上に絶縁膜１２を介して単結晶シリコン薄膜（ＳＯ
Ｉ）１３が形成され、このＳＯＩ１３の上にゲート絶縁
膜１４を介してゲート電極１５が形成されている。そし
て、このゲート電極１５の両側のＳＯＩ１３中に、夫
々、ソース／ドレイン１６、１７を構成する拡散層が形
成され、これらのソース／ドレイン１６、１７の間がチ
ャネル領域１８になっている。
れたＭＯＳトランジスタを模式的に示したものである。
このＳＯＩ型ＭＯＳトランジスタでは、シリコン基板１
１の上に絶縁膜１２を介して単結晶シリコン薄膜（ＳＯ
Ｉ）１３が形成され、このＳＯＩ１３の上にゲート絶縁
膜１４を介してゲート電極１５が形成されている。そし
て、このゲート電極１５の両側のＳＯＩ１３中に、夫
々、ソース／ドレイン１６、１７を構成する拡散層が形
成され、これらのソース／ドレイン１６、１７の間がチ
ャネル領域１８になっている。
【００１６】このＳＯＩ構造の基板は、単結晶シリコン
基板１１上に形成した絶縁膜１２の上に多結晶シリコン
薄膜を形成し、この多結晶シリコン薄膜をレーザーや電
子ビームを用いて溶融及び再結晶化させてＳＯＩ１３を
形成する方法、絶縁膜１２を構成する酸化膜で覆われた
単結晶シリコン基板を別の単結晶シリコン基板１１と貼
り合わせた後に前者のシリコン基板を研磨してＳＯＩ１
３にする方法、或いは、ＳＩＭＯＸ（Separation by Im
planted Oxygen) 法を用いて形成することができる。
基板１１上に形成した絶縁膜１２の上に多結晶シリコン
薄膜を形成し、この多結晶シリコン薄膜をレーザーや電
子ビームを用いて溶融及び再結晶化させてＳＯＩ１３を
形成する方法、絶縁膜１２を構成する酸化膜で覆われた
単結晶シリコン基板を別の単結晶シリコン基板１１と貼
り合わせた後に前者のシリコン基板を研磨してＳＯＩ１
３にする方法、或いは、ＳＩＭＯＸ（Separation by Im
planted Oxygen) 法を用いて形成することができる。
【００１７】まず、本発明を案出するに至った経緯を、
図１（ａ）及び（ｂ）を参照して説明する。
図１（ａ）及び（ｂ）を参照して説明する。
【００１８】ＳＯＩ１３中の電荷をシート電荷で近似す
ると、図１（ａ）のＳＯＩ型ＭＯＳトランジスタのしき
い値電圧Ｖthは、
ると、図１（ａ）のＳＯＩ型ＭＯＳトランジスタのしき
い値電圧Ｖthは、
【００１９】
【数１】
【００２０】と表される。
【００２１】ここで、φmfとφmbは、夫々、シリコンの
真性フェルミ準位を基準としたゲート電極材料と基板材
料の仕事関数差、Ｃfox とＣbox は、夫々、ゲート絶縁
膜１４と絶縁膜１２により形成される単位面積当たりの
静電容量、Ｖb は基板電位、Ｎ及びｔsiは、夫々、ＳＯ
Ｉ１３の不純物濃度及び膜厚であり、ｎi はシリコンの
真性キャリア濃度である。また、βは、ｑ／ｋＴで表さ
れる量で、ｑは電子電荷量、ｋはボルツマン定数、Ｔは
絶対温度である。
真性フェルミ準位を基準としたゲート電極材料と基板材
料の仕事関数差、Ｃfox とＣbox は、夫々、ゲート絶縁
膜１４と絶縁膜１２により形成される単位面積当たりの
静電容量、Ｖb は基板電位、Ｎ及びｔsiは、夫々、ＳＯ
Ｉ１３の不純物濃度及び膜厚であり、ｎi はシリコンの
真性キャリア濃度である。また、βは、ｑ／ｋＴで表さ
れる量で、ｑは電子電荷量、ｋはボルツマン定数、Ｔは
絶対温度である。
【００２２】図１（ｂ）に、ＳＯＩ１３の膜厚を４０ｎ
ｍ、ゲート絶縁膜１４の膜厚を１５ｎｍ、絶縁膜１２の
膜厚を４４０ｎｍとした場合に、ＳＯＩ１３の各不純物
濃度において、その濃度を１０％変化させた時のしきい
値電圧の変動量を示す。同図から、ＳＯＩ１３の不純物
濃度が１×１０17ｃｍ-3よりも大きい場合には、不純物
濃度の変化によるしきい値電圧の変動量が特に大きくな
ることが分かる。
ｍ、ゲート絶縁膜１４の膜厚を１５ｎｍ、絶縁膜１２の
膜厚を４４０ｎｍとした場合に、ＳＯＩ１３の各不純物
濃度において、その濃度を１０％変化させた時のしきい
値電圧の変動量を示す。同図から、ＳＯＩ１３の不純物
濃度が１×１０17ｃｍ-3よりも大きい場合には、不純物
濃度の変化によるしきい値電圧の変動量が特に大きくな
ることが分かる。
【００２３】また、ＳＯＩ１３の不純物濃度が４×１０
16ｃｍ-3の場合と４×１０17ｃｍ-3の場合について、夫
々、ＳＯＩ１３の膜厚とゲート絶縁膜１４の膜厚を変化
させた時のしきい値電圧の変動を調べると、何れの膜厚
を変化させた時も、不純物濃度が４×１０17ｃｍ-3の場
合の方が４×１０16ｃｍ-3の場合に比べて１０倍以上の
しきい値電圧の変動を生じることが分かった。
16ｃｍ-3の場合と４×１０17ｃｍ-3の場合について、夫
々、ＳＯＩ１３の膜厚とゲート絶縁膜１４の膜厚を変化
させた時のしきい値電圧の変動を調べると、何れの膜厚
を変化させた時も、不純物濃度が４×１０17ｃｍ-3の場
合の方が４×１０16ｃｍ-3の場合に比べて１０倍以上の
しきい値電圧の変動を生じることが分かった。
【００２４】以上の結果から、しきい値電圧を精確に制
御するためには、ＳＯＩ１３の不純物濃度を１×１０17
ｃｍ-3以下にすべきであることを見出した。
御するためには、ＳＯＩ１３の不純物濃度を１×１０17
ｃｍ-3以下にすべきであることを見出した。
【００２５】本発明によりＳＯＩ１３の不純物濃度を１
×１０17ｃｍ-3以下に設定した場合、ＳＯＩ型ＭＯＳト
ランジスタのしきい値電圧は、ゲート電極１５を構成す
る材料の仕事関数により制御することが望ましい。
×１０17ｃｍ-3以下に設定した場合、ＳＯＩ型ＭＯＳト
ランジスタのしきい値電圧は、ゲート電極１５を構成す
る材料の仕事関数により制御することが望ましい。
【００２６】このための一つの方法は、ゲート電極１５
をシリサイドで形成し、このシリサイドを構成する金属
の種類を選定することによりしきい値電圧を制御する方
法である。
をシリサイドで形成し、このシリサイドを構成する金属
の種類を選定することによりしきい値電圧を制御する方
法である。
【００２７】図２に、ｐ型不純物濃度が１．５×１０15
ｃｍ-3であるＳＯＩ１３と種々のシリサイドからなるゲ
ート電極１５とで構成したｎチャネルＳＯＩ型ＭＯＳト
ランジスタのしきい値電圧を示す。同図から明らかなよ
うに、ＭｏＳｉ2 、ＴｉＳｉ2 、ＴａＳｉ2 、ＮｉＳ
ｉ、Ｐｔ2 Ｓｉを用いると、０．４〜０．７Ｖの範囲で
しきい値電圧を調整可能なことが分かる。即ち、シリサ
イドは、それを構成する金属の種類によって仕事関数が
異なるため、その金属の種類を選定することにより、し
きい値電圧の制御が可能である。なお、これらの金属は
複合して用いてもよい。
ｃｍ-3であるＳＯＩ１３と種々のシリサイドからなるゲ
ート電極１５とで構成したｎチャネルＳＯＩ型ＭＯＳト
ランジスタのしきい値電圧を示す。同図から明らかなよ
うに、ＭｏＳｉ2 、ＴｉＳｉ2 、ＴａＳｉ2 、ＮｉＳ
ｉ、Ｐｔ2 Ｓｉを用いると、０．４〜０．７Ｖの範囲で
しきい値電圧を調整可能なことが分かる。即ち、シリサ
イドは、それを構成する金属の種類によって仕事関数が
異なるため、その金属の種類を選定することにより、し
きい値電圧の制御が可能である。なお、これらの金属は
複合して用いてもよい。
【００２８】しきい値電圧の制御幅を広げたい場合に
は、上述した如くゲート電極１５をシリサイドで構成す
るとともに、ＳＯＩ１３中の不純物の種類及び濃度を、
その濃度が１×１０17ｃｍ-3を超えない範囲で調整する
方法がある。
は、上述した如くゲート電極１５をシリサイドで構成す
るとともに、ＳＯＩ１３中の不純物の種類及び濃度を、
その濃度が１×１０17ｃｍ-3を超えない範囲で調整する
方法がある。
【００２９】図３に、ｎ型不純物濃度が１．５×１０15
ｃｍ-3であるＳＯＩ１３と種々のシリサイドからなるゲ
ート電極１５とで構成したｎチャネルＳＯＩ型ＭＯＳト
ランジスタのしきい値電圧を示す。同図から明らかなよ
うに、ｎ型の不純物を用いることにより、ｐ型の不純物
を用いた場合と比較して、ゲート電極１５の材料が同じ
でもしきい値電圧は約０．１Ｖだけ低下し、０．３〜
０．６Ｖの範囲でしきい値電圧の調整が可能である。逆
に、しきい値電圧を上昇させたい場合には、ＳＯＩ１３
中の不純物をｐ型にし且つその濃度を高めればよい。
ｃｍ-3であるＳＯＩ１３と種々のシリサイドからなるゲ
ート電極１５とで構成したｎチャネルＳＯＩ型ＭＯＳト
ランジスタのしきい値電圧を示す。同図から明らかなよ
うに、ｎ型の不純物を用いることにより、ｐ型の不純物
を用いた場合と比較して、ゲート電極１５の材料が同じ
でもしきい値電圧は約０．１Ｖだけ低下し、０．３〜
０．６Ｖの範囲でしきい値電圧の調整が可能である。逆
に、しきい値電圧を上昇させたい場合には、ＳＯＩ１３
中の不純物をｐ型にし且つその濃度を高めればよい。
【００３０】なお、以上の説明はｎチャネルＳＯＩ型Ｍ
ＯＳトランジスタのしきい値電圧についてのものである
が、ｐチャネルＳＯＩ型ＭＯＳトランジスタのしきい値
電圧についても同様の手法を用いることができる。
ＯＳトランジスタのしきい値電圧についてのものである
が、ｐチャネルＳＯＩ型ＭＯＳトランジスタのしきい値
電圧についても同様の手法を用いることができる。
【００３１】以上の説明から分かるように、本発明に従
えば、ＳＯＩ構造の表面単結晶シリコン層（ＳＯＩ）の
不純物濃度を１×１０17ｃｍ-3以下にすることにより、
例えば、製造条件の不安定性に大きく影響されることな
く且つ所望のしきい値電圧を得ることができる。
えば、ＳＯＩ構造の表面単結晶シリコン層（ＳＯＩ）の
不純物濃度を１×１０17ｃｍ-3以下にすることにより、
例えば、製造条件の不安定性に大きく影響されることな
く且つ所望のしきい値電圧を得ることができる。
【００３２】次に、本発明を適用した一実施例によるｎ
チャネルＳＯＩ型ＭＯＳトランジスタの製造工程を図４
及び図５を参照して説明する。
チャネルＳＯＩ型ＭＯＳトランジスタの製造工程を図４
及び図５を参照して説明する。
【００３３】まず、図４（ａ）に示すように、ＳＩＭＯ
Ｘ法を用い、膜厚が４４０ｎｍの酸化シリコン膜２１を
シリコン基板１１中に埋め込み形成して、膜厚が７０ｎ
ｍのＳＯＩ１３を形成する。
Ｘ法を用い、膜厚が４４０ｎｍの酸化シリコン膜２１を
シリコン基板１１中に埋め込み形成して、膜厚が７０ｎ
ｍのＳＯＩ１３を形成する。
【００３４】次に、図４（ｂ）に示すように、膜厚が２
５ｎｍのパッド用の酸化シリコン膜２２を熱酸化により
ＳＯＩ１３の表面に形成し、続いて、膜厚が８０ｎｍの
窒化シリコン膜２３をＣＶＤ法により酸化シリコン膜２
２の上に堆積させる。そして、ホトリソグラフィ及びエ
ッチングにより、素子形成領域以外の領域の窒化シリコ
ン膜２３を除去する。なお、酸化シリコン膜２２と窒化
シリコン膜２３は、シリコン基板１１の裏面にも形成さ
れる。
５ｎｍのパッド用の酸化シリコン膜２２を熱酸化により
ＳＯＩ１３の表面に形成し、続いて、膜厚が８０ｎｍの
窒化シリコン膜２３をＣＶＤ法により酸化シリコン膜２
２の上に堆積させる。そして、ホトリソグラフィ及びエ
ッチングにより、素子形成領域以外の領域の窒化シリコ
ン膜２３を除去する。なお、酸化シリコン膜２２と窒化
シリコン膜２３は、シリコン基板１１の裏面にも形成さ
れる。
【００３５】この後、窒化シリコン膜２３を耐酸化膜と
したウェット酸化により、ＳＯＩ１３のうちで窒化シリ
コン膜２２が除去された領域のＳＯＩ１３を、酸化シリ
コン膜２１に達する深さまで酸化し、この領域に酸化シ
リコン膜２４を形成する。この結果、ＳＯＩ型ＭＯＳト
ランジスタを形成すべきＳＯＩ１３の素子形成領域が、
酸化シリコン膜２１と２４に囲まれ、シリコン基板１１
及び他の素子形成領域から電気的に絶縁された状態にな
る。
したウェット酸化により、ＳＯＩ１３のうちで窒化シリ
コン膜２２が除去された領域のＳＯＩ１３を、酸化シリ
コン膜２１に達する深さまで酸化し、この領域に酸化シ
リコン膜２４を形成する。この結果、ＳＯＩ型ＭＯＳト
ランジスタを形成すべきＳＯＩ１３の素子形成領域が、
酸化シリコン膜２１と２４に囲まれ、シリコン基板１１
及び他の素子形成領域から電気的に絶縁された状態にな
る。
【００３６】次に、図４（ｃ）に示すように、ＳＯＩ１
３上及びシリコン基板１１の裏面の窒化シリコン膜２３
をドライエッチングにより除去し、続いて、ＳＯＩ１３
上及びシリコン基板１１の裏面の酸化シリコン膜２２を
ウェットエッチングにより除去する。
３上及びシリコン基板１１の裏面の窒化シリコン膜２３
をドライエッチングにより除去し、続いて、ＳＯＩ１３
上及びシリコン基板１１の裏面の酸化シリコン膜２２を
ウェットエッチングにより除去する。
【００３７】次に、チャネリングを防止するための犠牲
酸化膜として、膜厚が２０ｎｍの酸化シリコン膜（図示
せず）を熱酸化で形成し、ＳＯＩ１３の不純物濃度を調
整するために、この犠牲酸化膜を介して、ホウ素を１５
ｋｅＶの加速電圧で３×１０10ｃｍ-2だけイオン注入す
る。この時のＳＯＩ１３中の不純物濃度を正確に実測す
ることは困難であるが、計算機シミュレーションによれ
ば、約４×１０15ｃｍ-3になっている。この程度の値で
あれば、ＳＯＩ１３の不純物濃度がしきい値電圧に及ぼ
す影響が小さく、従って、この段階でのしきい値電圧の
変動は無視できる。
酸化膜として、膜厚が２０ｎｍの酸化シリコン膜（図示
せず）を熱酸化で形成し、ＳＯＩ１３の不純物濃度を調
整するために、この犠牲酸化膜を介して、ホウ素を１５
ｋｅＶの加速電圧で３×１０10ｃｍ-2だけイオン注入す
る。この時のＳＯＩ１３中の不純物濃度を正確に実測す
ることは困難であるが、計算機シミュレーションによれ
ば、約４×１０15ｃｍ-3になっている。この程度の値で
あれば、ＳＯＩ１３の不純物濃度がしきい値電圧に及ぼ
す影響が小さく、従って、この段階でのしきい値電圧の
変動は無視できる。
【００３８】次に、上述した犠牲酸化膜をウェットエッ
チングにより除去した後、ゲート絶縁膜１４として、膜
厚が１５ｎｍの酸化シリコン膜をドライ酸化によりＳＯ
Ｉ１３の表面に形成する。
チングにより除去した後、ゲート絶縁膜１４として、膜
厚が１５ｎｍの酸化シリコン膜をドライ酸化によりＳＯ
Ｉ１３の表面に形成する。
【００３９】次に、図４（ｄ）に示すように、膜厚が１
５０ｎｍでアンドーピングの多結晶シリコン膜２５と、
膜厚が２５ｎｍのＬＴＯ膜２６と、膜厚が８０ｎｍでチ
ャネリング防止用の窒化シリコン膜（図示せず）とを、
ＬＰＣＶＤ法により連続的に堆積させ、ホトリソグラフ
ィ及びエッチングにより、これらの膜をゲート電極のパ
ターンに加工する。
５０ｎｍでアンドーピングの多結晶シリコン膜２５と、
膜厚が２５ｎｍのＬＴＯ膜２６と、膜厚が８０ｎｍでチ
ャネリング防止用の窒化シリコン膜（図示せず）とを、
ＬＰＣＶＤ法により連続的に堆積させ、ホトリソグラフ
ィ及びエッチングにより、これらの膜をゲート電極のパ
ターンに加工する。
【００４０】次に、この多結晶シリコン膜２５等をマス
クとして用いたセルフアライン法により、ｎチャネルＳ
ＯＩ型ＭＯＳトランジスタを形成すべき領域のＳＯＩ１
３にヒ素を５０ｋｅＶの加速電圧で２×１０14ｃｍ-2だ
けイオン注入する。そして、多結晶シリコン膜２５上の
窒化シリコン膜を除去した後、窒素雰囲気中で９００
℃、１５分間の熱処理を行い、ＳＯＩ１３中の不純物を
活性化させて、ソース／ドレイン１６、１７とこれらの
間のチャネル領域１８を形成する。
クとして用いたセルフアライン法により、ｎチャネルＳ
ＯＩ型ＭＯＳトランジスタを形成すべき領域のＳＯＩ１
３にヒ素を５０ｋｅＶの加速電圧で２×１０14ｃｍ-2だ
けイオン注入する。そして、多結晶シリコン膜２５上の
窒化シリコン膜を除去した後、窒素雰囲気中で９００
℃、１５分間の熱処理を行い、ＳＯＩ１３中の不純物を
活性化させて、ソース／ドレイン１６、１７とこれらの
間のチャネル領域１８を形成する。
【００４１】次に、図５（ａ）に示すように、膜厚が２
５０ｎｍでアンドーピングのＬＴＯ膜を全面に堆積さ
せ、このＬＴＯ膜と多結晶シリコン膜２５上のＬＴＯ膜
２６を異方性エッチングして、ＬＴＯ膜からなるスペー
サ２７を多結晶シリコン膜２５の側壁に形成する。
５０ｎｍでアンドーピングのＬＴＯ膜を全面に堆積さ
せ、このＬＴＯ膜と多結晶シリコン膜２５上のＬＴＯ膜
２６を異方性エッチングして、ＬＴＯ膜からなるスペー
サ２７を多結晶シリコン膜２５の側壁に形成する。
【００４２】次に、図５（ｂ）に示すように、膜厚が８
０ｎｍのＴｉ膜（図示せず）を全面に堆積させた後、６
００℃の窒素雰囲気中で熱処理することにより、ゲート
電極１５を構成する多結晶シリコン膜をシリサイドであ
るＴｉＳｉ2 にするとともに、ソース／ドレイン１６、
１７のうちでスペーサ２７よりも外側の領域もＴｉＳｉ
2 であるシリサイド領域３１、３２にする。
０ｎｍのＴｉ膜（図示せず）を全面に堆積させた後、６
００℃の窒素雰囲気中で熱処理することにより、ゲート
電極１５を構成する多結晶シリコン膜をシリサイドであ
るＴｉＳｉ2 にするとともに、ソース／ドレイン１６、
１７のうちでスペーサ２７よりも外側の領域もＴｉＳｉ
2 であるシリサイド領域３１、３２にする。
【００４３】この時、全面に堆積させたＴｉ膜のうちで
スペーサ２７及び酸化シリコン膜２４の上の部分はＴｉ
Ｓｉ2 にはならず、ＴｉＮになる。そこで、このＴｉＮ
膜を、硫酸と過酸化水素水の混合液によりエッチング除
去する。この後、８００℃の窒素雰囲気中で再度熱処理
し、シリサイド領域３１、３２を安定化する。
スペーサ２７及び酸化シリコン膜２４の上の部分はＴｉ
Ｓｉ2 にはならず、ＴｉＮになる。そこで、このＴｉＮ
膜を、硫酸と過酸化水素水の混合液によりエッチング除
去する。この後、８００℃の窒素雰囲気中で再度熱処理
し、シリサイド領域３１、３２を安定化する。
【００４４】次に、図５（ｃ）に示すように、膜厚が５
００ｎｍでアンドーピングのＬＴＯ膜３３を全面に堆積
させ、このＬＴＯ膜３３に、ゲート電極１５及びシリサ
イド領域３１、３２に夫々達するコンタクト孔３４を開
孔する。そして、バリアメタルである膜厚が６０ｎｍの
ＴｉＷ膜（図示せず）を堆積した後、膜厚が１μｍのア
ルミニウム膜を堆積させ、ホトリソグラフィ及びエッチ
ングにより、金属配線３５をパターン形成する。
００ｎｍでアンドーピングのＬＴＯ膜３３を全面に堆積
させ、このＬＴＯ膜３３に、ゲート電極１５及びシリサ
イド領域３１、３２に夫々達するコンタクト孔３４を開
孔する。そして、バリアメタルである膜厚が６０ｎｍの
ＴｉＷ膜（図示せず）を堆積した後、膜厚が１μｍのア
ルミニウム膜を堆積させ、ホトリソグラフィ及びエッチ
ングにより、金属配線３５をパターン形成する。
【００４５】以上のようにして製造した本実施例のｎチ
ャネルＳＯＩ型ＭＯＳトランジスタのしきい値電圧の平
均値は０．４８Ｖであり、〔数１〕を使って計算した理
論値とよく一致した。また、しきい値電圧のばらつきは
０．０６Ｖであり、ＳＯＩ１３の不純物濃度を１×１０
17ｃｍ-3よりも高濃度の範囲で調整する従来の方法によ
って得られたｎチャネルＳＯＩ型ＭＯＳトランジスタの
しきい値電圧のばらつきに比べて半分以下であった。
ャネルＳＯＩ型ＭＯＳトランジスタのしきい値電圧の平
均値は０．４８Ｖであり、〔数１〕を使って計算した理
論値とよく一致した。また、しきい値電圧のばらつきは
０．０６Ｖであり、ＳＯＩ１３の不純物濃度を１×１０
17ｃｍ-3よりも高濃度の範囲で調整する従来の方法によ
って得られたｎチャネルＳＯＩ型ＭＯＳトランジスタの
しきい値電圧のばらつきに比べて半分以下であった。
【００４６】
【発明の効果】本発明のＳＯＩ型ＭＯＳトランジスタで
は、ＳＯＩ構造を構成する素子形成用の表面単結晶シリ
コン層の不純物濃度を１×１０17ｃｍ-3以下に設定して
いるので、この単結晶シリコン層にＭＯＳトランジスタ
を形成した場合、特に、製造時の不可避的な条件変動に
起因するそのＭＯＳトランジスタのしきい値電圧の変動
が少ない。
は、ＳＯＩ構造を構成する素子形成用の表面単結晶シリ
コン層の不純物濃度を１×１０17ｃｍ-3以下に設定して
いるので、この単結晶シリコン層にＭＯＳトランジスタ
を形成した場合、特に、製造時の不可避的な条件変動に
起因するそのＭＯＳトランジスタのしきい値電圧の変動
が少ない。
【００４７】そして、しきい値電圧の制御は、例えば、
ＭＯＳトランジスタのゲート電極を構成するシリサイド
の金属種並びに単結晶シリコン層に導入する不純物の種
類及びその濃度を調整することで行うので、しきい値の
精確な制御が可能である。
ＭＯＳトランジスタのゲート電極を構成するシリサイド
の金属種並びに単結晶シリコン層に導入する不純物の種
類及びその濃度を調整することで行うので、しきい値の
精確な制御が可能である。
【００４８】従って、本発明によれば、ＳＯＩ型ＭＯＳ
トランジスタの製造歩留りが向上する。
トランジスタの製造歩留りが向上する。
【図１】（ａ）はＳＯＩ型ＭＯＳトランジスタの模式
図、（ｂ）はＳＯＩ中の不純物濃度とＳＯＩ型ＭＯＳト
ランジスタのしきい値電圧の変動量との関係を示すグラ
フである。
図、（ｂ）はＳＯＩ中の不純物濃度とＳＯＩ型ＭＯＳト
ランジスタのしきい値電圧の変動量との関係を示すグラ
フである。
【図２】ｐ型ＳＯＩと種々のシリサイドからなるゲート
電極で構成されたｎチャネルＳＯＩ型ＭＯＳトランジス
タのしきい値電圧を示すグラフである。
電極で構成されたｎチャネルＳＯＩ型ＭＯＳトランジス
タのしきい値電圧を示すグラフである。
【図３】ｎ型ＳＯＩと種々のシリサイドからなるゲート
電極で構成されたｎチャネルＳＯＩ型ＭＯＳトランジス
タのしきい値電圧を示すグラフである。
電極で構成されたｎチャネルＳＯＩ型ＭＯＳトランジス
タのしきい値電圧を示すグラフである。
【図４】本発明の一実施例によるＳＯＩ型ＭＯＳトラン
ジスタの製造工程を示す縦断面図である。
ジスタの製造工程を示す縦断面図である。
【図５】本発明の一実施例によるＳＯＩ型ＭＯＳトラン
ジスタの製造工程を示す縦断面図である。
ジスタの製造工程を示す縦断面図である。
１１ シリコン基板 １２ 絶縁膜 １３ 単結晶シリコン薄膜（ＳＯＩ） １４ ゲート絶縁膜 １５ ゲート電極 ２１ 酸化シリコン膜
Claims (3)
- 【請求項１】 絶縁体上に形成された単結晶シリコン層
にＭＯＳトランジスタが形成されるＳＯＩ型ＭＯＳトラ
ンジスタにおいて、 前記単結晶シリコン層の不純物濃度が１×１０17ｃｍ-3
以下であることを特徴とするＳＯＩ型ＭＯＳトランジス
タ。 - 【請求項２】 前記ＭＯＳトランジスタのゲート電極が
シリサイドを主体として構成されており、その際、前記
シリサイドを構成する金属の種類を選定することにより
前記ＭＯＳトランジスタのしきい値電圧が制御されてい
ることを特徴とする請求項１に記載のＳＯＩ型ＭＯＳト
ランジスタ。 - 【請求項３】 前記シリサイドを構成する金属の種類と
同時に、前記単結晶シリコン層に導入する不純物の種類
及びその濃度を選定することにより前記ＭＯＳトランジ
スタのしきい値電圧が制御されていることを特徴とする
請求項２に記載のＳＯＩ型ＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32115892A JPH06151855A (ja) | 1992-11-05 | 1992-11-05 | Ｓｏｉ型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32115892A JPH06151855A (ja) | 1992-11-05 | 1992-11-05 | Ｓｏｉ型ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151855A true JPH06151855A (ja) | 1994-05-31 |
Family
ID=18129457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32115892A Pending JPH06151855A (ja) | 1992-11-05 | 1992-11-05 | Ｓｏｉ型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361861B1 (ko) * | 1998-12-30 | 2003-04-18 | 주식회사 하이닉스반도체 | 에스.오.아이.소자의제조방법 |
| US7429770B2 (en) | 2004-01-30 | 2008-09-30 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
-
1992
- 1992-11-05 JP JP32115892A patent/JPH06151855A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361861B1 (ko) * | 1998-12-30 | 2003-04-18 | 주식회사 하이닉스반도체 | 에스.오.아이.소자의제조방법 |
| US7429770B2 (en) | 2004-01-30 | 2008-09-30 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010321 |