JPS63107170A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

接合深さの浅い拡散層を有する半導体集積回路装置に適
用して有効な技術に関するものである。

〔従来の技術〕

近年１例えばＭＯ８ＬＳＩのような半導体集積回路装置
においては、高集積密度化の進展によりソース領域及び
ドレイン領域のような拡散層の接合深さが浅くなり、こ
のため拡散層抵抗が無視できない大きさになっている。

この拡散層抵抗の増大は動作速度の低下をもたらすため
、高速動作及び高集積密度の半導体集積回路装置を実現
するためには、拡散層の低抵抗１ヒが重要な課題である
。

この拡散層、さらにはゲート電極の低抵抗化については
、例えばアイイーディーエム、テクニカル・ダイシ゛エ
スト・オブ・ペーパーズ（ＩＥＤＭ　Ｔｅｔ二ｈｎｉｃ
ａｌ　Ｄｉｇｅｓｔ　ｏｆ　Ｐａｐｅｒｓ）　、　ｐ、
７１４　（１９８２）に記載されている。その概要は次
のとおりである。

すなわち、まずシリコン（Ｓｉ）基板を用いて多結晶Ｓ
ｉゲートＭＯ５［？ＥＴを形成した後、このＭＯＳＦＥ
ＴのゲートｍｔＩ、ソース領域及びドレイン領域の表面
が露出した状態で全面にチタン（Ｔｉ）膜を形成する。

次に、熱処理を行うことにより、このＴ１膜と前記ゲー
ト電極、ソース領域及びドレイン領域とを反応させてこ
れらのゲート？１１　極、ソース領域及びドレイン領域
−ヒにＴｉＳｉ２膜を形成した後、未反応のＴｉ膜をエ
ツチング除去する。このようにして、前記ゲート電極、
ソース領域及びドレイン領域上に低抵抗のＴｉＳｉ　２
膜がこれらに対して自己整合的に形成された。いわゆる
ＳＡＬ　Ｔ　ＣＩＤ　Ｅ　（Ｓｅｌｆ−Ａｌｉｇｎ＃！
ｄ　５ｉｌｉｃｉｄｅ）構造となり、これによってゲー
ト電極、ソース領域及びドレイン領域が低抵抗化される
。

〔発明が解決しようとする問題点〕

しかしながら、上述のＭＯＳＦＥＴにおいては。

拡散層、すなわちソース領域及びドレイン領域上に直接
ＴｉＳｉ　２膜を形成しているため、このＴｉＳｉ　２
膜を形成するための熱処理やその後に行われろ熱処理時
にこの７ｉＳｊ　２膜中のＴｉがＳｉ基板中に拡散し。

これが信頼性の低下を招くおそれがあるという問題があ
る。また、ソース領域及びドレイン領域用のアルミニウ
ム（Ａｔ）ｆｆｉ極を前記ＴｉＳｉ２膜Ｈに形成した場
合、このＴｉＳｉ　２膜中のＳｌがＡｌと反応しやすい
ためにＡ１と５１との合金化反応を抑えることができず
、このためＡＩ主電極Ｐ型基板とのショート不良等が生
じやすいという問題もある。

本発明の目的は、半導体集積回路装置の信頼性の向上を
図ることが可能な技術を提供することにある。

本発明の他の目的は、電極の耐熱性の向上を図ることが
可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明用書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、拡散層上に半導体膜及び高融点金属ケイ化物
膜を順次設けると共に、前記拡散層のための７ＷＡ＠の
コンタクト部における前記高融焦合１１ルケイ化物膜中
に前記電極に対するバリア金属膜を設けている。

〔作　用〕

ヒ記した手段によれば、半導体膜ヒに高融点金属ケイ化
物膜を設けているので、高融点金属の原子が熱処理時に
半導体基板中に拡散するのを防止することができると共
に、バリア金属膜により電極と拡散層との合金化反応を
防１ヒすることができろ。従って、半導体集積回路装置
の信頼性の向ヒを図ることができろと共に、電極の耐熱
性の向ヒを図ることができる。また、高融点金属ケイ化
物膜及びバリア金属膜により、実効的に拡散層の低抵抗
化を図ることができる。

〔実施例〕

以下１本発明の構成について、一実施例に基づき図面を
参照しながら説明する。

なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。

第１図に示すように、本実施例によるＭＯ８Ｌ　　　’
ＳＩにおいては、例えばＰ型Ｓｉ基板のような半導体基
板ｌの表面に例えばＳｉＯ２膜のようなフィールド絶縁
膜２が設けられ、このフィールド絶縁膜２で囲まれた活
性領域の表面に例えばＳｉＯ２膜のようなゲート絶縁膜
３及び例えば多結晶シリコン膜のようなゲート電極４が
設けられている。また、このグー１〜電極４の側面には
、例えば５ｉ０２等の絶粒物から成る側壁（サイドウオ
ールスペーサ）５が設けられている。一方、半導体基板
１中には。

前記ゲート電極４に対して自己整合的にソース領域６及
びドレイン領域７が設けられている。これらのソース領
域６及びドレイン領域７のうちのゲート電極４の側壁に
対応する部分６ａ、７ａは例えば低不純物濃度のｎ−型
で、その他の部分は例えば高不純物濃度のｒｌ’型であ
る。このｎ−型部分７ａにより、ドレイン領域７近傍の
電界を効果的に毅和することができ、このような構造の
〜１０ＳＦＥＴはＬ　Ｄ　Ｄ　（Ｌｉｇｈシｌｙ　Ｄｏ
ｐｅｄ　Ｄｒａｉｎ）構造のＭＯＳＦＥＴと呼ばれてい
る。

前記ソース領域６及びドレイン領域７上には、例えばｒ
ｌ”型Ｓｉ膜のような半導体膜８が前記ゲート電極４に
対して自己整合的に設けられている。そして、この半導
体膜８及び前記ゲート〒１！極４の十に、例えばＴｉＳ
ｉ　２膜のような高融点全屈ケイ化物膜９が設けられて
いる。この高融点金属ケイ化物膜９は１例えば膜厚１１
００ｎのＴｉ、Ｓｉ２膜の場合でシート抵抗が例えば２
Ω／口程度と低いため２実効的にソース領域６及びドレ
イン領域７の低抵抗化を図ることができる。同様に、ゲ
ー１へ電極４の低抵抗化も図ることができる。こ社らに
より、ＭＯ３ＬＳＬの高速動作化を図ることができる。

また、半導体膜８の一ヒに高融点金属ケイ化物膜９を設
けているので、この高融点金属ケイ化物暎９と半導体μ
板ｌとか直接接触せず、このためこの高融点金属ケイ化
物膜９の形成のための熱処理やその後に行われる熱処理
時に例えばＴｉのような高融点金属原子が半導体基板１
中に拡散するのを効果的に防止することができろ。従っ
て、ＭＯ３ＬＳ１の信頼性の向上を図ることができる。

さらに、半導体膜８及び高融点金属ケイ化物膜９をゲー
ト電ｔセ４に対して自己整合的に設けているので、高集
積密度化を図ることができる。

符号ＩＯは例えば５ｉ０２膜のような絶縁膜であって、
この絶縁膜１０には、前記高融点金属ケイ化物膜９に対
応してコンタクトホール１０ａ、１０ｂが設けられてい
る。これらのコンタクトホール１０ａ、１０ｂに対応す
る部分におけろ前記高融点金属ケイ化物膜９中には、例
えばこの高融点金属ケイ化物膜９と同一の膜厚の例えば
ＴｉＮ膜のようなバリア金属膜１１が設けられている。

そして、このバリア金属膜ｌｌ上にソース領域６及びド
レイン領域７のための例えばＡｌ膜から成る７１ｉｔ４
１２．１３が設けられている。このバリア金属膜１１に
よって、ｆｆ１４！１２．１３と半導体膜８との合金化
反応、従って電ｔ１１２．１３とソース領域６及びドレ
イン領域７との合金化反応を効果的に防止することがで
きる。このため、電極１２．１３の耐熱性の向上を図る
ことができる。また、このバリア金属膜１１は１例えば
膜厚１１００ｎのＴｉＮ膜の場合でシート抵抗が例えば
１０Ω／口程度と低いため、このバリア金属膜１１もソ
ース領域６及びドレイン領域７の低抵抗化に寄与するこ
とができる。なお、前記バリア金属膜１１は、例えば第
２図に示すように、電極１２．１３と接する部分におけ
る高融点金属ケイ化物膜９の表面層のみに設けてもよい
。

次に、上述のように構成された本実施例によるＭＯ３Ｔ
、ＳＩの製造方法について説明する。

第１図に示すように、まず半導体基板１の表面に例えば
選択酸化法によりフィールド絶縁膜２を形成する。次に
、このフィールド絶縁膜２で囲まれた活性領域の表面に
例えば熱酸化法により例えばＳｉＯ２膜を形成した後、
このＳｉＯ２膜及びフィールド絶縁膜２の全面に例えば
ＣＶＤ法により例えば多結晶Ｓｉ膜を形成する。次に、
これらの多結晶Ｓ１膜及び５１０２膜をエツチングによ
り順次所定形状にパターンニングして、ゲート絶縁膜３
及びゲート電極４を形成する。次に、これらのゲート電
極４及びゲート絶縁膜３をマスクとして、例えば比較的
低エネルギーかつ低ド：ズ量の条件で例えばｌ）型不純
物を半導体基板１中にイオン打ち込みする。次に、例え
ばＣＶＤ法により全面に例えば５ｊ０２膜を形成した後
、このＳｉＯ２膜を例えば反応性イオンエツチング（Ｒ
Ｉ　Ｅ）により基板表面と垂直方向に異方性エツチング
して、ゲート絶縁膜３及びゲート電極４の側面に例えば
ＳｉＯ２から成る側ｕ５を形成する。次に、この側Ｊ、
９５をマスクとして例えば比較的高エネルギーかつ高ド
ーズ量の条件で例えばｎ型不純物を半導体基板ｌ中にイ
オン打ち込みする。次に、イオン打ち込みされた不純物
の電気的活性化のための熱処理を行って５ソース領域６
及びドレイン領域７を形成する。

このようにして、ｎ−型部分６ａ、７ａを有する既述（
７）　Ｌ　Ｄ　ＤＪｔｙｔ造（７）ＭＯＳＦＥＴが形成
サレル。

次に、例えばＳｌの選択エピタキシャル成長により前記
ソース領域６及びドレイン領域７上に例えばｎ゛型型上
１膜ような半導体膜８を前記ゲート電極４に対して自己
整合的に形成する。次に、全面に例えばＴｉ膜のような
高融点金属膜を形成する。次に、熱処理を行うことによ
り、この高融点金属膜と前記ゲート電極４、ソース領域
６及びドレイン領域７とを反応させてこれらの上に高融
点金属ケイ化物膜９を自己整合的に形成する。この後、
未反応の高融点金属膜をエツチング除去する。なお、こ
の高融点金属ケイ化物膜９は、例えばスパッタリングに
より直接形成することも可能である。

次に、全面に絶縁膜１０を形成した後、この絶縁膜１０
の所定部分をエツチング除去してコンタクトホール１０
ａ、１０ｂを形成する。次に、この状態において例えば
Ｎ２やＮＨ３中で例えば９００’Ｃ′Ｐ１度以上の温度
の熱処理を行うことにより、前記コンタクトホール１０
ａ、１０ｂに露出している前記高融点金属ケイ化物膜９
を直接窒化してこの部分に例えばＴｉＮ膜のようなバリ
ア金属膜１１を形成する。このようにすることによって
、バリア金属膜１１をコンタクトホール１０ａ、１０ｂ
に対して自己整合的に形成することができる。

次に、全面に例えばＡｌ膜を形成した後、このＡｌ膜を
エツチングにより所定形状にパターンニングすることに
より電極１２．１３を形成して、目的とするＭＯＳＬＳ
Ｉを完成させる。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。

例えば、第３図に示すように、半導体基板１中にはソー
ス領域及びドレイン領域の低不純物濃度部であるｎ−型
部分６ａ、７ａを設け、半導体膜８をその高不純物濃度
部のソース領域及びドレイン領域とする構造としてもよ
い。この場合、深い接合深さの高不純物濃度部６，７が
基板１内に形成されていないので、基板１内のチャネル
領域下の深い部分でのソース、ドレイン領域から伸びる
空乏層の結合が抑えられ、ショートチャネル効果を小さ
くできる。また、第４図に示すように、半導体膜８とチ
タンを含む膜９及び１１との間にチタン以外の高融点金
属（Ｍｏ、　Ｗ、Ｔａ、　ＰＬ、等）又は　ノこれらの
ケイ化物からなる膜１２を設けてもよい。

この膜１２は５例えば選択ＣＶＤ法により半導体膜８上
のみに形成でき、ソース、ドレイン領域の低抵抗化に有
効である。本発明は、ＭＯＳＬＳＩの他、　Ｅ　Ｐ　Ｒ
ＯＭ　（Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍ
ａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅａ＋ｏｒｙ）、バイ
ポーラＬＳＩ、バイポーラ−ＣＭＯ５ＬＳＩ等の拡散層
を有する各種半導体集積回路装置に適用することが可能
である。

特に、拡散層を配線の一部として用いる例えばＥＰＲＯ
Ｍ等の半導体集積回路装置においては、拡散層抵抗の低
減の効果は特に大きい。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、半導体集積回路装置の信頼性の向上を図るこ
とができると共に、電極の耐熱性の向上を図ることがで
きる。また、実効的に拡散層の低抵抗化を図ることがで
きる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるＭＯＳＬＳＩの要部
を示す断面図、 第２図乃至第４図は、それぞれ本発明の変形例を示す断
面図である。 図中、ｌ・・・半導体基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、４・・・ゲート電極、５・・
・側壁、６・・・ソース領域、７・・・ドレイン領域、
８・・・半導体膜、９・・・高融点金属ケイ化物膜、１
１・・・バリア金属膜、１２．１３・・・電極である。

Claims (1)

1. 【特許請求の範囲】 １、拡散層を有する半導体集積回路装置であって、前記
   拡散層上に半導体膜及び高融点金属ケイ化物膜を順次設
   けると共に、前記拡散層のための電極のコンタクト部に
   おける前記高融点金属ケイ化物膜中に前記電極に対する
   バリア金属膜を設けたことを特徴とする半導体集積回路
   装置。 ２、前記バリア金属膜を前記電極のためのコンタクトホ
   ールに対して自己整合的に設けたことを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。 ３、前記高融点金属ケイ化物膜がＴｉＳｉ＿２膜であり
   、前記バリア金属膜がＴｉＮ膜であることを特徴とする
   特許請求の範囲第１項又は第２項記載の半導体集積回路
   装置。 ４、前記拡散層がＭＩＳＦＥＴのソース領域及びドレイ
   ン領域であることを特徴とする特許請求の範囲第１項〜
   第３項のいずれか一項記載の半導体集積回路装置。 ５、前記半導体膜が前記拡散層上に成長されたエピタキ
   シャル層であることを特徴とする特許請求の範囲第１項
   〜第４項のいずれか一項記載の半導体集積回路装置。