JPH01302863A - Ｍｉｓ型トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＩＳ型即ち絶縁ゲート型トランジスタの製造
方法に係わる。

〔発明の概要〕

本発明は、半導体基体上に突出してゲート絶縁層を介し
てゲート電極を形成し、このゲート電極の少なくとも相
対向する側壁部に絶縁層を形成し、この絶縁層形成部周
囲の半導体基体が露出された部分上に半導体層を選択的
にエピタキシャル成長させてここにソースおよびドレイ
ン領域を形成することによってシャロウジャンクシラン
型で均一な特性を有するＭＩＳ型トランジスタを製造す
ることができるようにする。

〔従来の技術〕

近年ますますＭｉｓ型半導体集積回路におけるＭＩＳ型
トランジスタにおいて、その高集積度および高速性の要
求によってそのＭＩｓ型トランジスタ部の微細化が要求
され、これに伴ってそのソースおよびドレイン領域の浅
薄化、すなわちシャロウ化が重要となってきている０例
えば０．５μ−ゲート幅（チャンネル長）のトランジス
タにおいては、ソース及びドレイン接合の深さｘｊが０
．１５μ−以下とする必要が生じている。

また、ソースおよびドレイン接合のシャロウ化は、例え
ば、これが深くなることによって、これらゲート電極下
にまわり込むことによる狭チヤンネル化、ショートチャ
ンネル、ゲート絶縁層へのホットエレクトロン（ホット
キャリア）によるキャリアの授受等による特性低下ない
しは動作阻害。

さらには接合容量による寄生容縫の増大などの諸問題を
招来する。

またＭｉｓ素子の微細化の要求は、浅い拡散１−による
ソースおよびドレインの形成に限界が住じてきている。

これに対してこの浅い拡散層の形成を必要としないいわ
ゆるリセス（溝）構造ゲートによるＭＩＳトランジスタ
の開発がなされている。この場合リセス構造のＭＩＳＩ
−ランジスタの製造方法の一例を第３図を参照してその
工程順に説明する。

第３図Ａに示すように−の導電型例えばｐ型のシリコン
半導体基体（１）を用意し、その−主面（１ａ）の最終
的にＭＩＳトランジスタ等の回路素子を形成すべき部分
以外のフィールド部に選択酸化を行って厚い酸化繞より
なる絶縁層（２）を形成する。そして、絶縁Ｎ（２１が
形成されてないＭＩＳトランジスタの形成部の半場体基
体（１）の主面（ｌａ）にリセス即ち溝（３）を選択的
異方性エツチング例えばＲＩＥ（反応性イオンエツチン
グ）によって形成する。

その後熱酸化によって第３図Ｂに示すように、溝（３）
内の内面を含んで全面的にゲート絶縁層（４）を形成す
る。

第３図Ｃに示すように、例えばデーｌ−絶縁層（４）上
を全面的に覆ってゲート取出し電極となる低比抵抗の例
えば多結晶シリコン層（５）をＣＶＤ法等によって形成
し、これの上に例えば表面が平坦化するように平坦化材
料Ｎ（６）例えばフォトレジスト層を全面的に被着形成
する。

次に第３図りに示すように第３図Ｃの平坦化材料層（６
）の表面よりエッチバックを行って多結晶シリコン層（
５）を、１ＪＩ（３１内にのみ残して他部をエツチング
除去し、この多結晶シリコン層（５）によりゲート電極
（７）を形成する。そしてこのゲート電極（７）の両側
にその例えばｎ型の不純物をイオン注入してほぼ溝（３
）の深さに対応する深さのソースおよびドレイン領域（
８）および（９）を形成する。

このような構成によるＭＩＳＩ−ランジスタは、そのソ
ース＠　＠　（８）およびドレイン領域（９）の深さを
溝（３）の深さと同程度に選定し得ることによって、ソ
ースおよびドレイン各領域（８）および（９）がゲート
電極（７）の即ちこの例では溝（３）の底部側にまわり
込むことを回避できることによって前述の狭チヤンネル
化、接合容量の増大化等の諸問題を回避できるという利
点がある。

しかしながらこのような方法による場合、この溝（３）
の底部の幅がチャンネル長を規制することになるにもか
かわらず、この溝（３）の幅を均一高精度に設定して形
成することが難しいことから特性のばらつきが生じやす
いこと、さらにまたこの溝（３）内にゲート絶縁層（４
）を均−一様に形成することが難しいことなどから、寄
住容量の変動等を招来するとか、さらに溝（３）の形成
を例えばＲＩＥで行う場合、そのＲＩＥに際しての溝底
部のダメージによるトランジスタ特性に影響を及ぼすな
どの多くの問題をかかえている。

さらにまたこのリセス型ＭＩＳトランジスタにおいて、
そのソース領域（８）およびドレイン領域（９）の形成
に当って上述したようにエッチバンク後にこれらを形成
する方法をとらずに、例えば第３図Ｃにおいて平坦化材
料層（６）を形成せずに多結晶シリコン層（５）に対し
てフォトリソグラフィーによってパターニングしてゲー
ト電極部以外を排除する方法をとる場合は、そのフォト
リソグラフィーにおるマスク合せの位置ずれによる特性
変動の問題がある。

さらにまたゲート電極（７）を多結晶シリコン層に代え
て、金属例えばＡｌあるいはＷによって形成する場合は
、これを溝（３）内に埋込んで形成する必要が生じるが
、この狭小な溝（３）内に金属を蒸着によって埋込む場
合、この溝（３）内にいわゆるす（Ｎ）の発生が生ずる
等の信頼性に課題がある。

（発明が解決しようとする課題） 本発明は上述した諸課題を解決し、シャロウジャンクシ
ラン型のソースおよびドレインを確実に形成し、狭チヤ
ンネル化、ショートチャンネルの発生によるトランジス
タ動作の阻害、不均一性また接合容量の増大化の回避、
さらにリセス型ＭＩＳトランジスタ構造をとる場合の諸
課題を解決することのできるＭＩＳＩ−ランジスタの製
造方法を提供する。

〔課題を解決するための手段〕

本発明は第１図りに示すように半導体基体（１１）上の
ゲート絶縁層（１２）上に選択的にゲート電極（１３）
を形成する工程と、第１図Ｆに示すようにこのゲート電
極（１３）の少なくとも側壁部に絶縁層（１４）を形成
する工程と、第１図Ｇに示すように、この絶縁層（１４
）の形成部周囲の半導体基体（１１）の露出部上に半導
体層（１５）を選択的にエピタキシャル成長させる工程
と、このエピタキシャル成長半導体層（１５）にソース
及びドレイン各領域（１６）及び（１７）を形成する工
程とを経てＭ１５型トランジスタを得る。

〔作用〕

上述の本発明製造方法によれば、リセス即ち溝の形成を
回避し半導体基体（１１）上に突出するゲート電極（１
３）を形成するようにしたことによって、溝を形成する
場合の加工の不拘−性従ってチャンネル長の不均一性さ
らにゲート絶縁層の膜厚の不均一性を回避でき、またゲ
ート電極（１３）の側面に半導体層（１５）が配置され
る構成とし、ここにソースおよびドレイン各領域（１６
）および（１７）を形成したので、ソースおよびドレイ
ン各接合ＪｓおよびＪｄがゲート電極（１３）下のチャ
ンネル形成部にまわり込んでチャンネル長に変動を来す
、狭チヤンネル化、ショートチャンネルの発生を回避す
ることができ、トランジスタ動作を損なうとか、特性低
下を来すとか、接合容量の増大化を来すなどの不都合を
すべて回避できる。

（実施例〕 第１図を参照して本発明によってｎチャンネル型Ｍｉｓ
）ランジスタを得る場合の一例を説明する。

第１囚人に示すようにｐ型の半導体基体例えば単結晶シ
リコン基体（１１）を用意し、その−主面（Ｉｌａ）の
ＭＩＳトランジスタ形成部上に例えばＳ　ｉｏ２バッフ
ァ層（２１）を介してＳｉＮ等の酸化マスクＪｉ（２２
）を選択的に形成し、これをマスクとして熱酸化を行っ
て厚い酸化膜よりなる絶縁層（２３）をフィールド部に
形成する。

次に第１図Ｂに示すように酸化マスク層（２２）および
バッファ層（２１）を除去し、５ｉ０２等よりなるゲー
ト絶縁膜（１２）を熱酸化等によって形成し、さらにこ
れの上に全面的にゲート電極の少なくとも一部となる例
えば低比抵抗の多結晶シリコン半−岸体１ｉｉｉ（２４
）　　をＣＶ　　Ｄ　　（Ｃｈｅｍｉｃａｌ　　νａｐ
ｏｒ　　Ｌｌｅｐｏｓｉｔｉｏｎ　　）法等によって被
着形成する。

第１図Ｃに示すように、さらに半導体層（２４）上に、
例えば金属シリコン化合物−５ｔより成る低抵抗層（２
５）をＣＶＤ法等によって全面的に被着形成する。

次に第１図りに示すように、選択的エツチングを行って
ゲート形成部のみを残して他部の低抵抗層（２５）およ
び多結晶半導体層（２４）をエツチングしてゲート電極
（１３）を形成する。

第１図Ｅに示すようにこのゲート電極（１３）の表面を
例えば０２中或いはＮＨ３雰囲気中でアニールしてゲー
ト電極（１３）の表面に５ｉ０２．　ＳｉＮ等の絶１ｔ
１ｍ　（１４）を形成する。この場合低抵抗層（２５）
においてその−５ｉをＣＶＩ）によって形成するとその
表面にはＳｉが析出するものであることが知られており
、これを０２中、　ＮＨ３中でアニールするときは、こ
の低抵抗層（２５）の表面にも５ｔ（ｈまたはＳｉＨの
絶縁１１１（１４）の形成がなされる。

次に第１図Ｆに示すように、ＲＩＨによってゲート電極
（１３）によって覆われていない半導体基体（１１）の
主面（ｌｌａ）上の絶縁層（１４）とゲート絶縁ＩＱ（
１２）とを除去する。

第１図Ｇに示すように選択的エピタキシによって半導体
基体（１１）が直接的に露出する部分にシリコン半導体
層（１５）をエピタキシャル成長する。

このエピタキシャル成長にあたつてその半導体装置中に
不純物がドープされた半導体１−をエピタキシャル成長
する場合は、半導体層（１５）によってゲート電極（１
３）の両側のソースおよびドレイン領［（１Ｂ）および
（１７）を形成することができるが、半導体層（１５）
がノンドープ半導体Ｊ−の場合は第１図Ｈに示すように
半導体層（１５）にあらためてｒｌ型の不純物をイオン
注入してソースおよびドレイン各領域（１６）および（
１７）を形成する。

また本発明製造方法の他の例としては、第１図Ｇにおけ
る半導体層（１５）の選択的エピタキシャルに際してノ
ンドープシリコン層を形成しておき、第２図Ａに示すよ
うに全面的にチタンＴｉ、タングステンＷ等の金属層（
３０）を形成し、その後８００℃のアニール処理を施し
て半導体ｊＭ（１５）さらにある場合はゲート電極（１
３）上にチタンシリサイドＴｉ５ｉｆｆｌによる低抵抗
層（３１）を形成し、その後第２図Ｂに示すように選択
的エツチングを行ってゲート電極（１３）上のシリサイ
ド膜を除去し、電７４（１３）の両側に浅いソースおよ
びドレイン各領域（１６）および（１７）をイオン注入
法等によって形成することもできる。

なお上述した例においてはｎチャンネル型ＭＩＳトラン
ジスタを得る場合に本発明を適用した場合であるが、ｐ
チャンネル型ＭＩＳトランジスタに通用することもでき
る。

また上述した例ではゲート電極（１３）が多結晶シリコ
ン層（２４）と金属シリコン化合物低抵抗ｊ−（２５）
の積層構造によって形成した場合であるが、これを金属
電極によって構成することもできる。

また絶縁ｒＪ（１４）としてはＳｉＯ２あるいはＳｒＨ
に限らず他の絶縁層等の被着を行うこともできる。

〔発明の効果〕

上述したように本発明によれば、基体（ｌｌ）から突出
してゲート電極（１３）を配置し、その側面にソースお
よびドレイン各領域（１６）および（１７）が配置され
る構造としたので、溝を形成する場合に比して格段にゲ
ート部の幅すなわちチャンネル長の設定を正確に行うこ
とができる。またそのゲート電極（１３）の側面にソー
スおよびドレインを形成することができるので、ソース
およびドレイン接合がゲート部下に入り込んでショート
チャンネルを形成したり、接合容量が増大したりする不
都合が回避され高精度に微細な即ち高集積度、高速度型
Ｍｉｓ）ランジスタを得ることができると共に、さらに
安定した均一な特性を有するＭＩＳトランジスタを得る
ことができ、その工業的利益は大である。

【図面の簡単な説明】

第１図Ａ−Ｈは本発明製造方法の一例の工程図、第２図
ＡおよびＢは本発明製造方法の他の一部の工程図、第３
図は従来方法の一例の工程図である。 （１１）は半導体基体、（１２）はゲート絶縁膜、（１
３）はゲート電極、（１４）は絶縁層、（１５）は半導
体層、（１６）および（１７）はソースおよびドレイン
領域である。

Claims (1)

1. 【特許請求の範囲】 　半導体基体上のゲート絶縁膜上に選択的にゲート電極
   を構成する工程と、 該ゲート電極の少なくとも側壁部に絶縁層を形成する工
   程と、 該絶縁層形成部周囲の上記半導体基体の露出部上に半導
   体層を選択的にエピタキシャル成長させる工程と、 該エピタキシャル成長半導体層にソース、ドレイン領域
   を形成する工程とを有することを特徴とするＭＩＳ型ト
   ランジスタの製造方法。